第7章iir数字滤波器设计

第7章iir数字滤波器设计内容摘要：

参数“ [number of bits].[]”设置的是整数部分的位宽 ， 其中最高位为符号位；参数 “ [].[number of bits]”设置了小数部分的位宽。 假如把参数 “ [number of bits].[]”设置为 “ 2”， 那就意味着该小数的整数部分只能是 0、 2(分别对应 00、 0 10或 10)， 而且整数部分要为 2， 必须是小数部分为全零。 第 7章 IIR数字滤波器设计 建立 IIR滤波器模型后就可以进行仿真了。 Simulink仿真模块“ Pulse Generator”(脉冲发生器 )模拟了一个单位冲激函数。 通过“ Scope”模块来观察该直接 Ⅱ 型 IIR滤波器的冲激响应。 修改 Simulink的仿真参数设置 ， 设置 “ Stop time”仿真停止时间为 “ 50”， “ Solver options”中 “ Type”为“ FixedStep”。 启动仿真。 仿真结果见图 75。 第 7章 IIR数字滤波器设计 图 75 IIR滤波器仿真结果 第 7章 IIR数字滤波器设计 4阶级联型 IIR滤波器设计 1. 建立模型 参照图 72，建立一个 4阶的级联型 IIR滤波器模型，该模型共由两节 2阶直接 Ⅱ 型 IIR滤波器构成，见图 76。 第 7章 IIR数字滤波器设计 图 76 4阶级联型 IIR滤波器 第 7章 IIR数字滤波器设计 模型中各个模块的参数设置如下： X模块： (Altbus) 库： Altera DSP Builder中 Bus Manipulation库 参数 “ Bus Type”设为 “ signed Fractional”(有符号小数 ) 参数 “ Node Type”设为 “ Input port” 参数 “ [number of bits].[]”设为 “ 2” 参数 “ [].[number of bits]”设为 “ 8” 第 7章 IIR数字滤波器设计 Y模块： (Altbus) 库： Altera DSP Builder中 Bus Manipulation库 参数 “ Bus Type”设为 “ signed Fractional” 参数 “ Node Type”设为 “ Output port” 参数 “ [number of bits].[]”设为 “ 4” 参数 “ [].[number of bits]”设为 “ 23” BusConv模块： (BusConversion) 库： Altera DSP Builder中 Bus Manipulation库 参数 “ Input Bus Type”设为 “ signed Fractional” 参数 “ Input [number of bits].[]”设为 “ 4” 第 7章 IIR数字滤波器设计 参数 “ Input [].[number of bits]”设为 “ 18” 参数 “ Output Bus Type”设为 “ signed Fractional” 参数 “ Output [number of bits].[]”设为 “ 2” 参数 “ Output [].[number of bits]”设为 “ 15” 第 7章 IIR数字滤波器设计 BusConv BusConv4模块： (BusConversion) 库： Altera DSP Builder中 Bus Manipulation库 参数 “ Input Bus Type”设为 “ signed Fractional” 参数 “ Input [number of bits].[]”设为 “ 3” 参数 “ Input [].[number of bits]”设为 “ 15” 参数 “ Output Bus Type”设为 “ signed Fractional” 参数 “ Output [number of bits].[]”设为 “ 2” 参数 “ Output [].[number of bits]”设为 “ 15” 第 7章 IIR数字滤波器设计 BusConv BusConv BusConv5模块： (BusConversion) 库： Altera DSP Builder中 Bus Manipulation库 参数 “ Input Bus Type”设为 “ signed Fractional” 参数 “ Input [number of bits].[]”设为 “ 4” 参数 “ Input [].[number of bits]”设为 “ 25” 参数 “ Output Bus Type”设为 “ signed Fractional” 参数 “ Output [number of bits].[]”设为 “ 2” 参数 “ Output [].[number of bits]”设为 “ 15” 第 7章 IIR数字滤波器设计 FeedBackAdder、 FeedBackAdder2模块： (Parallel Adder Subtractor) 库： Altera DSP Builder中 Arithmetic库 参数 “ Number of Inputs”设为 “ 2” 参数 “ Add(+)Sub()”设为 “ + ” FeedBackAdder FeedBackAdder3模块： (Parallel Adder Subtractor) 库： Altera DSP Builder中 Arithmetic库 参数 “ Number of Inputs”设为 “ 2” 参数 “ Add(+)Sub()”设为 “ ++” 第 7章 IIR数字滤波器设计 FeedForwardAdder、 FeedForwardAdder1模块： (Parallel Adder Subtractor) 库： Altera D。