第4章80868088的总线与时序

第4章80868088的总线与时序内容摘要：

CPU正在从总线上读来自于 MEM或 I/O设备的数据。  M/IO： 输出，三态  区分是读写存储器还是读写 I/O端口（即地址总线上的地址是存储器地址还是 I/O端口地址）。 23 最小模式下的主要引线  DEN： 输出，三态  数据总线允许信号。 用来打开外部数据总线缓冲器。  DT/R：输出，三态  表明 CPU正在传送还是接收数据，用来作为外部数据总线缓冲器的方向控制；  ALE：输出  地址锁存允许信号，表示地址 /数据总线上传输的是地址信号。 以上三个信号的用法见下页图 24 数据 /地址分离电路 (最小模式 ) 8282或 ’373 8086 BHE/S7 A19A16 /S6S3 AD15AD0 OE 8286或 ’245 OE DIR D15 D0 DT/ R ALE STB A19 A0 BHE 地址总线 数据总线 DEN CPU总线 系统总线 25 最小模式下的主要引线  RESET： 输入  复位信号，保持 4个以上时钟周期的高电平时将引起 CPU进入复位过程（ IF清 0，并从存储单元 FFFF0H开始执行指令）；  BHE/S7：输出  高 8位数据总线允许。 在读 /写操作期间允许 高 8位数据总线D16～ D8有效（即读 /写数据的高 8位）。  READY：输入  准备就绪。 用于与存储器或 I/O接口的同步。  =0时 CPU进入等待状态（插入 1个或多个等待周期）。 26 READY引脚的作用 总线周期 T2 T1 T3 T4 时钟周期 总线周期 T2 T1 T3 Twait T4 标准总线周期 增加了等待状态的总线周期 若在 T3周期上升沿检测到 READY=0，将插入等待周期，插入的个数取决于 READY何时变为 1。 采样 27 中断请求和响应信号  INTR： 输入  可屏蔽中断请求输入端， CPU要检查 IF状态  NMI： 输入  非屏蔽中断请求输入端， CPU不检查 IF状态  INTA： 输出  中断响应信号，表示 CPU已进入中断响应周期。  此信号常用来选通中断向量号。 28 总线保持信号  HOLD： 输入  总线保持请求。 用来直接存储器存取 (DMA)。 当 CPU以外的其他设备要求占用总线以便访问存储器时，通过此引脚向 CPU发出请求。  HOLD=1时， CPU停止执行指令，并将地址 /数据总线和控制总线中的所有三态控制线置为高阻状态。  HLDA： 输出  总线保持响应。 CPU对 HOLD信号的响应信号。 指示 CPU已进入保持状态。 29 其他信号  TEST：输入  测试信号。 执行 WAIT指令时将测试此引脚的状态。  =0时， WAIT指令相当于空操作 (NOP)。  =1时， WAIT指令将重复测试直到它变为 0。  通常此引脚与 8087算术协处理器相连。  CLK：输入  时钟引脚。 为 CPU提供基本的定时信号。  占空比必须为 33％ (高 1/3，低 2/3)。 30 三、 8086CPU的内部结构（第一章已讲述，回顾一下）  8086内部由两部分组成： 执行单元（ EU） 总线接口单元（ BIU） 结 构 31 执行单元  功能：执行指令，具体操作如下 从 IPQ中取指令代码 译码。