何宾20xx09

何宾20xx09内容摘要：

选项中报告路径 图 选择映射后时序约束 工作区域显示了所选择的约束报告，在这份报告的上方，会发现选定的约束和经过映射工具后的获得的最小周期。 默认情况下，只有对三条路径时间约束显示，选择其中一个路由可以看到一个包含的器件和路由的极限延迟。 第九章 ● 设计实现和时序仿真 时序约束选项中报告路径 需要注意的是，该报告显示逻辑的百分比和路由百分比（例如逻辑的 ％ ， ％的路线）。 未布局布线的层的延迟估计根据最佳的模块布线给出。 报告浏览完毕，选择 File → Close 来关闭时序分析器。 第九章 ● 设计实现和时序仿真 布局布线验证 设计进过映射后，就可以进行布局布线（ PAR， Place amp。 Route）了。 通过两种算法完成布局布线过程： 时序驱动布局布线：通过输入网表或是约束文件中的时序约束来进行布局布线； 非时序驱动布局布线：布局布线过程中忽略所有时序约束； 一旦在前面的步骤中定义了时序约束，那么只会采用第一种算法完成 PAR过程； 第九章 ● 设计实现和时序仿真 布局布线验证 下面给出 PAR完成后，报告的浏览步骤： 在 Processes选项卡中，双击 Place amp。 Route。 布局布线执行完毕后，同样可浏览其报告文件； 单击 +展开 Place amp。 Route层级目录； 双击 Place amp。 Route Report； 如表 ，同样可以浏览检查 Pad Report和 Asynchronous Delay Report报告文件。 第九章 ● 设计实现和时序仿真 布局布线验证 布局和布线（ PAR）报告 提供芯片的利用情况和延迟信息。 使用这个报告验证设计成功的布线，并且满足时序约束条件。 Pad报告 包含芯片管脚的位置报告，使用这个报告验证所有的管脚被约束到正确的位置上。 异步延迟报告 列出设计中所有的网络和所有网络负载的延迟 所有 RAR报告 对于更详细的映射报告，参考 Development System Reference Guide文挡。 该文挡存在于 ISE的软件手册中，通过 Help Online Documentation或者 /sw_manuals/xilinx9/. 第九章 ● 设计实现和时序仿真 布局布线验证 如图 ，给出了布局布线后的详细报告。 图 布局布线后的报告 第九章 ● 设计实现和时序仿真 用 FPGA Editor验证布局布线 使用 FPGA Editor（ FPGA）编辑器来显示和配置 FPGAs，FPGA编辑器可对 NCD文件， NMC宏文件和 PCF物理约束（ Physical Constraints）文件进行读写。 FPGA编辑器的功能主要有： 在执行自动布局布线之前，对关键性的元件进行布局布线； 可手动进行布局布线； 在目标器件上增加探针以监测信号状态； 可运行 BitGen程序并将 bitstream文件下载到目标器件中； 浏览或改变设置中连接到 Integrated Logic Analyzer (ILA)核捕获单元的网络； 第九章 ● 设计实现和时序仿真 用 FPGA Editor验证布局布线 下面给出浏览实际的 FPGA布局步骤： 单击 +展开 Place amp。 Route层级目录，双击 View/Edit Routed Design (FPGA Editor)，如图 ，出现该界面； 图 观察和编辑路径设计 第九章 ● 设计实现和时序仿真 用 FPGA Editor验证布局布线 如图 ，在 FPGA编辑器中，将列表窗口选为 All Nets：将看到设计中的所有网络； 图 FPGA编辑器列表窗口 第九章 ● 设计实现和时序仿真 用 FPGA Editor验证布局布线 如图 ，选择 clk_262144K (时钟 ) 网络查看时钟网络的输出； 图 时钟网络 第九章 ● 设计实现和时序仿真 评估布局后时序 设计的布局布线完成后，默认情况下会产生一个布局后时序报告（ Post Layout Timing Report）来验证设计是否满足时序要求。 报告评估逻辑块延迟及布线延迟。 下面给出显示此报告的过程： 展开 Generate PostPlace amp。 Route Static Timing 层级目录； 双击 Analyze PostPlace amp。 Route Static Timing Report打开在Timing Analyzer中的报告或者在 Design Summary（设计概要）中选择 Timing Constraint超链接到 Timing Analyzer； 第九章 ● 设计实现和时序仿真 评估布局后时序 以下是 stopwatch 设计的布局布线后静态时序报告（ PostPlace amp。 Route Static Timing Report）的概要： 由于实际的布线延迟，最小周期值有所增加。 PostMap timing 报告表明逻辑延迟占了最小周期 80%―90% ，而 postlayout报告表明逻辑延迟只占了 30%―40% ，为布线的层的相应值也改变； Postlayout报告的结果不需要遵循之前所描述的 50/50规则，因为最坏的路径主要包含了元器件的延迟； 第九章 ● 设计实现和时序仿真 评估布局后时序 对于那些很难满足时序约束的情况，最坏的情况主要取决于逻辑延迟，因为布线延迟只占了所有延迟的很小一部分，而且要进一步减小这些布线延迟是不切实际的。 一般来说，可以通过减少设计中的逻辑层来减小模块延迟及改善设计性能； 在 Sources 选项卡中选择 Timing 标签，在 Processes选项卡中选择 Timing Objects标签； 在时序分析器（ Timing Analyzer）中 TS_DCM_INST_CLKFX_BUF 约束为高亮显示，选择 Maximum Data Path超链接，启动 Floorplan Implemented窗口，相应的数据路径则高亮显示； 第九章 ● 设计实现和时序仿真 评估布局后时序 如图 ，选择 View → Overlays → Toggle Simplified 和 Actual Views，这将使数据路径从简单视图显示为实际路径； 图 Floorplan的实现 使用简化的路由的数据路径 第九章 ● 设计实现和时序仿真 评估布局后时序 可选择图中不同网络的一部分路径来观察时间延迟及其他信息； 选择 File →Close ，退出 Floorplan Implemented视图； 再次选择 File →Close ，关闭 PostPlace amp。 Route Static Timing report； 通过上面的过程，全面了解布局布线后静态时序。 第九章 ● 设计实现和时序仿真 改变分区 HDL 该部分将通过 HDL的变更来更新设计。 变更保存在LCD_CNTRL_INST 模块中 , 所以只有部分分区才需要重综合及重实现。 综合，映射和布局布线报告将显示哪些分区更新哪些分区保留。 在 Sources选项中，双击打开 LCD_CNTRL_INST模块。 根据你的 HDL语言作下列变更： 如果使用的是 Verilog：在第 377和 564行，将代码 sf_d_temp =8’b00111010。 // [colon]改为 sf_d_temp = 8’b00101110。 // [period] 如果使用的是 VHDL：在第 326和 514行，将代码 sf_d_temp =“00111010”。 [colon] 改为 sf_d_temp = “00101110”。 [period] 第九章 ● 设计实现和时序仿真 改变分区 HDL 将变更保存到 LCD_CNTRL_INST, 选择 File → Save 在 Sources选项卡中 , 选择顶层文件 stopwatch，在 Processes 选项卡中，右键单击 Place amp。 Route. 在右键菜单选项中，选择 Run，如图 ，注意实现将比分区快，因为实现工具只需要重实现 LCD_CNTRL _INST模块，而其他部分的实际可直接使用。 第九章 ● 设计实现和时序仿真 改变分区 HDL 图 LCD_CNTRL_INST 分区过期 第九章。