四位频率计实训报告内容摘要：
cq=439。 b0000。 cout=139。 b1。 end end end endmodule CNT10d的 仿真结 果 为：江苏建筑职业技术学 院 1 9 产生模块 CODE的 VHDL程序为： library ieee。 use。 use。 entity code is port( dd : in std_logic_vector(3 downto 0)。 cs : out std_logic。 clr : out std_logic。 lock: out std_logic )。 end code。 architecture one of code is begin process(dd) 江苏建筑职业技术学 院 1 10 begin if (dd=0) then clr=39。 139。 else clr=39。 039。 end if。 if (dd=11) then lock=39。 139。 else lock=39。 039。 end if。 if ((dd 0 )and(dd 9 )) then cs=39。 139。 else cs=39。 039。 end if。 end process。 end one。 CODE的仿真结果为： 江苏建筑职业技术学 院 1 11 产生模块 锁存器 LOCK 的 ： module lock(clk,cq,led )。 input clk。 input[3:0] cq。 output[3:0] led。 reg[3:0] led。 always@(posedge clk) led=cq。 endmodule LOCK 的仿真结果为： 产生模块 江苏建筑职业技术学 院 1 12 四选一数据选择器 MUX4to1的 ： module mux4to1( inpu。阅读剩余 0%
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