verilog秒表设计内容摘要：
rst=1。 sta=0。 end else begin state=reset_time。 rst=0。 end start_time: if (fstart amp。 amp。 !start) begin state=stop_time。 rst=1。 sta=1。 end else begin state=start_time。 rst=1。 sta=0。 end stop_time: if (fstart amp。 amp。 !start) begin state=start_time。 rst=1。 sta=0。 end else begin state=stop_time。 rst=1。 sta=1。 end default: state=239。 bxx。 endcase endmodule /**************************************************************/ /**********************计数模块 ********************************/ module jishu(clk_100,rst,sta,data_s,data_g)。 input clk_100,rst,sta。 output [3:0]data_s,data_g。 reg [3:0]data_s=439。 b0000。 reg [3:0]data_g=439。 b0000。 reg [3:0]temp1=439。 b0000。 reg [3:0]temp2=439。 b0000。 always @(posedge clk_100) if (!rst) begin temp1=439。 b0000。 temp2=439。 b0000。 data_s=439。 b0000。 data_g=439。 b0000。 end else if (!sta) begin if(temp1==9) begin temp1=0。 if(temp2==9) begin temp2=0。 if(data_g==9) begin data_g=0。 if(data_s==5) begin data_s=0。 end else begin data_s=data_s+1。 end end else begin data_g=data_g+1。 end end else begin temp2=temp2+1。 end end else begin temp1=temp1+1。 end end endmodule /****************************************************************/ /*****************数码管扫描 与显示模块 ***************************/ module qudong(clk_100,data_s,data_g,outdata,led)。 input clk_100。 input [3:0]data_s,data_g。 output outdata,led。 reg [3:0]data,l。阅读剩余 0%
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