eda技术与工具课程报告

eda技术与工具课程报告内容摘要：

core area 规划  power 配置 那什么是 pad area 和 core area。 8 整个芯片的布局区域由 pad area 和 core area 组成。 如左图所示 Core area 一般是用于放置标准单元和宏单元的区域，其大小 ,图形等可以在 Floor Planner 中设置。 Pad Area 一般由四部分组成： • Input/Output/InOut Pads 如右图中 Reset • Power pads and corner pads 右图上右上角那个 CornerUR 为一个 conner padsConner pads 的作用是连接其两边的 Pads(连接衬底以及衬底以上的各个层 ）。 VDD VSS 为 Power pads ，其对外连接供电的封装引脚，对芯片则起到供 电的作用， Power pads 可以分为对 core 供电的 pads 和对 IO pads 供电的 pads ，所有的 Pad 都是由晶体管以及各层金属构成的， Pad 也是一个 cell • Pad fillers Pads fillers 为图中 Filler 所示，其作用为连接两个两邻的 pads(从衬底到各层金属的相连 )。 • P/G rings 所有信号 pads、电源地 pads、 fillers、 conners 都是有电源地的引脚的，用金属线把这些引脚相连，形成 pad area 上的一个环，称为 P/G rings,如果所有的 pads 都是无缝排列的，那么 pads 上的自身的金属已经相互连接成了 P/G ring。 了解了布局区域，下面我们来了解一下在每个区域中我们要做什么工作 ：  pad area 规划 逻辑连接 Pad单元上的电源地的 pin脚 ， 物理连接 Pad单元上的电源地的 pin脚，形成电源地环。  core area 规划 确定 macro 的位置，可以通过飞线显示 macro 的 pins 与 io或其它 macro 的 pins 的连接关系，来帮助确定 macro 的位置。  power 配置 创建电源环带， 设置电源环带要输入环带的具体位置。 完成了这些工作，布局规划就基本完成了，那布局规划后输出的是 什么呢。 布局规划后可以得到 模块的最佳安置方式，以使得最终的布局具有最小面积。 在性能驱动的布图规划中还需要考虑电性能和功耗的 优化。 到此大家基本了解 布局规划了，那布局规划在整个后端设计中处于什么地位呢。 是否可有可无呢。 为什么要进行布局规划呢。 floorplan 在整个流程中具有十分重要的地位 ，因为 floorplan 一旦确定，则整个芯片的面积就定下来了，同时它也与整个设计的 timing 和布通率（布线能否布通）有着密切的关系。 基本上流程中的反复主要是发生在这一步中。 如果 9 这一步做得比较好，则后面 once pass 的几率就比较高，反之如果回溯到这一步，则花费的时间开销就会很大 （ 3） Astro 使用 第三 步： 布局（ Placement） 什么是布局 在布图规划确定了固定功能块和可变功能块在芯片上的位置后，布局设计确定所有标准单元在可变功能块中的位置，布局设计的主要目的是便于或优化随后的几何布线设计，同时减少关键节点的互连延迟和芯片面积。 布局设计的输入数据是布图规划设计的输出数据，布局设计的结果将作为随后的布线设计的输入。 通常布图规划设计和布局设计的 CAD 软件总是紧密连接在一起的，但布局设计更适合于进行自动设计。 在布图设计完成后，我们可以得到一套完整的，包括功能块之间和块内的互连线寄生电容，使我们能够更精确的预计每一逻辑单元的实际负载，这些 数据将反注回前端设计。 在结束了布图规划之后，我们可以开始可变模块内的逻辑单元的布局。 布局比布图规划更加适于自动化处理。 我们需要的是合适的度量技术和算法。 在结束了布图规划和布局后，我们可以预测模块间和模块内的电容。 这使我们可以为逻辑综合提供更加准确地估计每个逻辑单元所需驱动的负载电容参数。 布局的目标和任务： 布局工具的任务就是在芯片的可变模块中安徘所有的逻辑单元。 理想情况下布局阶段的目标是：  确保布线器能够完成布线。  最小化关键网络的延迟。  使芯片尽量密集。 我们也可能有下述一些附加目标：  最小化功 耗  最小化信号 间 的串扰 这些任务很难用算法的解来定义，满足要求就更难了。 所以目前的布局工具 采用更确定且可达到的准则。 最常用的布局目标是下述中的一个或多个 ： 使估计的互连总长度最小。 符合关键网络的时序要求。 使互连的拥塞最小。 这些目标中每一个或多或少都会影响到另一个，所以我们必须折中考虑。 10 Placement 流程： 经过上面的步骤后布局就基本完成了。 （ 4） Astro 使用 第四 步： 时钟树综合 (CTS) 在了解时钟树综合之前我们先来了解一下什么是时钟偏差 理想的时钟是：时钟同时到达各 个同步单元。 但是实际上这是不可能的。 我们把到达各个同步单元的最大时间差叫做时钟偏差。 也就是说我们想让时钟同时到达某一 些 点，但是 实际上 由于电路长短 等原因时钟不可能同时到达这些点，有些点的时钟快到达，有些慢到达，所以就产生了一个时间差，就叫做时钟偏差。 产生时钟偏差的原因： 时钟源到各个时钟端点的路径长度不同；各个端点负载不同；在时钟网中插入的缓冲器不同等等。 什么是时钟树。 时钟树是个由许多缓冲单元 (buffer cell)平衡搭建的网状结构，它有一个源点，一般是时钟输入端 (clock input port)，也有可能是 design 内部某一个单元输出脚 (cell output pin)，然后就是由一级一级的缓冲单元搭建而成，具体的多少级， 11 根据你的设置以及所使用的单元而定，目的就是使所用终点的 clock skew(一般最关心这个 )、 insertion delay 以及 transtion 了，满足设计要求。 也就是说时钟经过一个树状的结构分别到达不同的点就构成了时钟树，其中缓冲器就相当于那些树枝，可以通过控制缓冲器的数量来控制时钟到达某一点的时间。 那么增加缓冲器的数量时钟到达的时间是减少了还是增加了呢。 可能很多同学认为 缓冲器嘛就是延缓时间的，所以肯定是让时间增加了，其实不是这样的，缓冲器的作用是让信号到达的时间减少的。 为什么缓冲器能让时间减少呢。 因为加入缓冲器后，缓冲器本身会带来延时，但是由于它减小了线长，大大降低了线延时，所以总的延时还是减小了，所以信号到达的时间也就短了。 什么是时钟树。