电子工艺实习--多路抢答器设计报告

电子工艺实习--多路抢答器设计报告内容摘要：

进制可逆计数器 ，可实现 0~9 的循环计数。 UP为加计数时 钟输入端， DOWN 为减计数时钟输入端， LOAD 为预置输入控制端， CLR 为清零端， CO 为进位输出 端 ， BO 为借位输出 端。 74ls192D 的 引脚图 图 6 74ls192D 的引脚图 74ls192D 的 真值表 表 4 74LS192 的 真值表 输入 输出 UP DOWN CLR LOAD D C B A QD QC QB QA 1 0 0 0 0 0 0 d c b a d c b A 1 0 1 加法器 1 0 1 减法器 12 第五章 电路模块设计及分析 抢答电路 设计原理及目的 设计电路如 下 图所示，电路主要芯片有优先编码器 74ls148D 和锁存器74ls279。 该电路主要完成两个功能： 一是分辨出选手抢答的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号；二是使其他选手 抢答 按键无效。 工作过程：在主持人开关未闭合的前提下， RS 触发器的 R 端为 0， S 端为 1，RS 触发器处于置 0 状态，使得四个触发器的输出都为 0。 此时优先译码器74ls148D 中的使能端 EI 为低电平，芯片处于正常工作状态，抢答信号有效。 在主持人按下开关之前，如果有人按下抢答器，译码器译码此时蜂鸣器报警，但此时 RS 触发器 R 端为 0， S 端为 1，会在信号送出的下一瞬间再次置 0，故数码显示管会闪 动一下并迅速归 0。 若在 主 持人开关闭合状态下的话，此时 RS 触发器中的 R 端为 1，在 S 端置 1 时会处于保持状态，使得数码管显示稳定。 此时 U4A或门之后的结果为高电平，使优先译码器使能端 EI 无效，即锁存住其它选手的抢答信号。 13 抢答电路仿真图 U 3 A7 4 L S 2 7 9 D1Q141Q27~1S12~1S23~1R11~1S36~1R25U17 4 L S 1 4 8 DA09A17A26GS14D313D41D52D212D111D010D74D63EI5EO15U 8 A7 4 L S 2 7 9 D1Q141Q27~1S12~1S23~1R11~1S36~1R25V C C5VR210kΩR310kΩR410kΩR510kΩR610kΩR710kΩR810kΩR910kΩU 4 A7 4 L S 3 2 DJ1K e y = 1J2K e y = 2J3K e y = 3J4K e y = 4J5K e y = 5J6K e y = 6J7K e y = 7J8K e y = 8U 2 6 A7 4 L S 0 4 DU 2 7S O N A L E R T1 k H z G N DG N D 图 7 抢答电路仿真图 14 加法电路 设计原理及目的 通过 74LS148D 优先编码后，编码结果为 0、 7，而设计方案显示的是 8，因此需要用 74LS83 加 1，但在抢答按钮被按前不能加 1，否则译码后总显示前一个选手抢答成功， 因此 这个 被加数可以 从 U8A 的 21Q 引出。 使得被加数从 0 到 1 的变化与开关动作相一致。 加法电路仿真图 U17 4 L S 8 3 DA28B27A110C013B111S415S32C414A41B416A33B34S26S19U2D C D _ H E X _ D I G _ G R E E NU 3 A7 4 L S 2 7 9 D1Q141Q27~1S12~1S23~1R11~1S36~1R25U47 4 L S 1 3 8 DY015Y114Y213Y312Y411Y510Y69Y77A1B2C3G16~G2A4~G2B5U67 4 L S 1 4 8 DA09A17A26GS14D313D41D52D212D111D010D74D63EI5EO15U 8 A7 4 L S 2 7 9 D1Q141Q27~1S12~1S23~1R11~1S36~1R25GNDG N DG N D 图 8 加法电路仿真图 15 译码电路 设计原理及仿真 74ls138D 是将 8421BCD 码译码成对应的二进制数并反码输出。 通过 74LS138D 译码后最先抢答选手序号对应的引脚为低电平，全部输出引脚加反相器后，只有抢答成功的选手对应 输出引脚为高电平，与其对应 的 LED灯亮。 译码电路仿真图 U47 4 LS 1 3 8 DY015Y114Y213Y312Y411Y510Y69Y77A1B2C3G16~G2A4~G2B5U 1 0 A7 4 LS 0 4 DU 1 1 A7 4 LS 0 4 DU 1 2 A7 4 LS 0 4 DU 1 3 A7 4 LS 0 4 DU 1 4 A7 4 LS 0 4 DU 1 5 A7 4 LS 0 4 DU 1 6 A7 4 LS 0 4 DU 1 7 A7 4 LS 0 4 DR 1 0520ΩR 1 1520ΩR 1 2520ΩR 1 3520ΩR 1 4520ΩR 1 5520ΩR 1 6520ΩR 1 7520ΩLE D 2LE D 3LE D 4LE D 5LE D 6LE D 7LE D 8LE D 9G N D 图 9 译码电路仿真图 16 倒计时电路 设计原理及仿真 设计电路如图所示，采用两片 74LS192D 连接而成，左边为高位，右边为低位，给低位一个方波脉冲，把 低位 的 借位 输出 端 BO 接到高位的 倒计时脉冲输入端DOWN ，通过预置数 使其初始值为 59，从而形成 60 秒倒计时， 时间 通过 DCD_HEX显示出来。 倒计时电路仿真图 V C C5VU 1 87 4 L S 1 9 2 DA15B1C10D9UP5QA3QB2QC6QD7DOWN4~LOAD11~BO13~CO12CLR14U 1 97 4 L S 1 9 2 DA15B1C10D9UP5QA3QB2QC6QD7DOWN4~LOAD11~BO13~CO12CLR14U 2 0D C D _ H E X _ D I G _ G R E E NU 2 1D C D _ H E X _ D I G _ G R E E NV11 0 0 H z 5 V U 5 A7 4 L S 0 4 DU 2 4 A7 4 L S 1 0 DU 6 A7 4 L S 0 4 DG N DG N D 图 10 倒计时电路仿真图 17 设计原理及仿真 采用由 555 定时器构成的多谐振荡器来产生的秒脉冲作为信号源。 多谐振荡器没有。