智能抢答器vhdl设计

智能抢答器vhdl设计内容摘要：

三种情况下，报警器发出警报，警报延时（学号 +300） ms 后结束。 本电路共有 5个端口。 4个输入端口：基准时间源信号、开始键 信号、选手抢中信号、时间到信号。 1个输出端口：报警信号。 三路报警触发信号最终要通过一个与门来进行整合。 （ 2） 模块程序 Company: Engineer: Create Date: 20:55:37 11/13/2020 Design Name: Module Name: BJQ Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use。 use。 use。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use。 entity BJQ is PORT(CLK:IN STD_LOGIC。 QZ,SJD,START:IN STD_LOGIC。 BJ:OUT STD_LOGIC)。 end BJQ。 architecture Behavioral of BJQ is SIGNAL BJ1,BJ2,BJ3:STD_LOGIC。 SIGNAL EN:STD_LOGIC:=39。 039。 begin STATE:PROCESS(START) BEGIN IF START39。 EVENT AND START=39。 039。 THEN EN = NOT EN。 END IF。 END PROCESS。 T1:PROCESS(CLK,EN) VARIABLE Q:INTEGER RANGE 1 TO 14400000:=1。 BEGIN IF EN=39。 039。 THEN BJ1 =39。 139。 Q:=1。 ELSE IF CLK39。 EVENT AND CLK=39。 139。 THEN IF Q=14400000 THEN BJ1 =39。 139。 ELSE Q:=Q+1。 BJ1=39。 039。 END IF。 END IF。 END IF。 END PROCESS。 T2:PROCESS(CLK,QZ) VARIABLE Q:INTEGER RANGE 1 TO 14400000:=1。 BEGIN IF QZ=39。 139。 THEN BJ2 =39。 139。 Q:=1。 ELSE IF CLK39。 EVENT AND CLK=39。 139。 THEN IF Q=14400000 THEN BJ2 =39。 139。 ELSE Q:=Q+1。 BJ2 =39。 039。 END IF。 END IF。 END IF。 END PROCESS。 T3:PROCESS(CLK,SJD) VARIABLE Q:INTEGER RANGE 1 TO 14400000:=1。 BEGIN IF SJD=39。 139。 THEN BJ3=39。 139。 Q:=1。 ELSE IF CLK39。 EVENT AND CLK=39。 139。 THEN IF Q=14400000 THEN BJ3 =39。 139。 ELSE Q:=Q+1。 BJ3 =39。 039。 END IF。 END IF。 END IF。 END PROCESS。 BJ =BJ1 AND BJ2 AND BJ3。 end Behavioral。 （ 3）仿真程序 及波形 Company: Engineer: Create Date: 11:10:58 11/14/2020 Design Name: BJQ Module Name: E:/2020054020200/mentalgrab0020/ Project Name: mentalgrab0020 Target Device: Tool versions: Description: VHDL Test Bench Created by ISE for module: BJQ Dependencies: Revision: Revision File Created Additional Comments: Notes: This testbench has been automatically generated using types std_logic and std_logic_vector for the ports of the unit under test. Xilinx remends that these types always be used for the toplevel I/O of a design in order to guarantee that the testbench will bind correctly to the postimplementation simulation model. LIBRARY ieee。 USE。 USE。 USE。 ENTITY TEST_BJQ_vhd IS END TEST_BJQ_vhd。 ARCHITECTURE behavior OF TEST_BJQ_vhd IS Component Declaration for the Unit Under Test (UUT) COMPONENT BJQ PORT( CLK : IN std_logic。 QZ : IN std_logic。 SJD : IN std_logic。 START : IN std_logic。 BJ : OUT std_logic )。 END COMPONENT。 Inputs SIGNAL CLK : std_logic := 39。 039。 SIGNAL QZ : std_logic := 39。 039。 SIGNAL SJD : std_logic := 39。 039。 SIGNAL START : std_logic := 39。 039。 Outputs SIGNAL BJ : std_logic。 BEGIN Instantiate the Unit Under Test (UUT) uut: BJQ PORT MAP( CLK = CLK, QZ = QZ, SJD = SJD, START = START, BJ = BJ )。 tb : PROCESS BEGIN clk=39。 039。 wait for 10 Ns。 clk=39。 139。 wait for 10 ns。 END PROCESS。 stm_proc : process BEGIN START=39。 139。 QZ=39。 139。 SJD=39。 139。 WAIT FOR 50 NS。 START =39。 039。 WAIT FOR 100 NS。 START =39。 139。 WAIT FOR 150 mS。 QZ=39。 039。 WAIT FOR 200 mS。 SJD=39。 039。 WAIT FOR 280 mS。 START=39。 039。 WAIT FOR 100 NS。 START=39。 139。 WAIT FOR 1 mS。 END PROCESS。 END。 BJQ 仿真波形 扫描显示电路 (SCAN) （ 1） 该电路主要实现的功能是：对倒计时时间和抢到的选手号码进行显示。 本电路共有 6 个端口。 4 个输入端口：系统时钟、选手号码、时间十位数据、时间个位数据； 2 个输出端口：输出的三位扫描信号，显示数据信号。 （ 2） 模块程序 Company: Engineer: Create Date: 20:57:27 11/13/2020 Design Name: Module Name: SCAN Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use。 use。 use。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use。 entity SCAN is Port ( CLK : in STD_LOGIC。 S : in STD_LOGIC_VECTOR (3 downto 0)。 T10 : in STD_LOGIC_VECTOR (3 downto 0)。 T0 : in STD_LOGIC_VECTOR (3 downto 0)。 DIG : out STD_LOGIC_VECTOR (2 downto 0)。 DOUT : out STD_LOGIC_VECTOR (3 downto 0))。 end SCAN。 architecture Behavioral of SCAN is SIGNAL CNT:INTEGER RANGE 1 TO 24000:=1。 SIGNAL CLK1K:STD_LOGIC:=39。