基于eda的数字电压表的设计毕业设计(论文)

基于eda的数字电压表的设计毕业设计(论文)内容摘要：

成门级网表。 (5) VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么， 而进行独立的设计。 CPLD/FPGA FPGA 基本由 6部分组成，分别为可编程输入 /输出单元、基本可编程逻辑单元、 嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核（ hard core）等。 （ 1） 可编程输入 /输出单元（ input / output 单元） 完成不同电气特性下对输入 /输出信号的驱动与匹配需求。 FPGA 可灵活应用 I/O 单元的可编程模式，即通过 软件 的灵活配置，可以适配不同的电气标准与 I/O 物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。 常见的电气标 准有 LVTTL、LVCMOS、 SSTL、 HSTL、 LVDS、 LVPECL、 PCI 等，值得一提的是，随着 ASIC 工艺的飞速发展，目前可编程 I/O 支持的最高频率越来越高，一些高端 FPGA 通过 DDR 寄存器技术，甚至可以支持高达 2Gbit/s 的数据速率。 （ 2）基本可编程逻辑单元。 FPGA 一般是基于 SRAM 工艺的，其基本可编程逻辑单元几乎都是由查找表（ LUT, look up table）和寄存器（ register）组成的。 FPGA 内部查找表一般为 4输入（注： altera stratix II 的自适应逻辑模块 ALM 结构比较特殊），查找表一般完成纯组合逻辑功能。 FPGA 内部寄存器结构相当灵活，可以配置为带同步 /异步复位或置位、时钟使能的触发器（ FF, flip flop），也可配置成锁存器（ latch）。 FPGA 一般依赖寄存器完成同步时序逻辑设计。 一般，比较 经典的基本可编程单元的配置是一个寄存器加一个查找表，但是不同厂商的寄存器和查找表的内部结构有一定差异，而且寄存器和查找表的组合模式也不同。 例如， altera 可编程逻辑单元通常被称为 LE（ logic element，逻辑单元），由一个 register 加一个 LUT 构成。 altera 大多数 FPGA 将 10 个 LE 有机地组合起来，构成更大功能单元 逻辑阵列模块（ LAB, logic array block）， LAB 中除了 LE 还包含 LE 间的进位链、 LAB 控制信号、局部互联线资源、 LUT级联链、寄存器级联链等连线与控制资源。 xilinx 可编程逻辑单元叫 slice，它是由上下两个部分构成，每个部分都由一个 register 加一个 LUT 组成，被称为 LC（ logic cell），两个LC 之间有一些共用逻辑，可以完成 LC 之间的配合与级联。 Lattic 的底层逻辑单元叫 PFU（ programmable function Unit），由 8 个 LUT 和 8~9 个 register 构成。 （ 3）嵌入式 RAM 可灵活配置为单口 RAM、双端口 RAM、伪双端口 RAM、 CAM、 FIFO 等常用存储结构。 CAM 即 content addressable memory，内容地址储存器。 CAM 这种存储器在其每个存储单元都包含了一个内嵌的比较逻辑，写入 CAM的数据会和其内部存储的每一个数据进行比较，毕业设计（论文） 数字电压表 7 并返回与端口数据相同的所有内部数据的。 不同器件商或不同器件族的内嵌块 RAM 的结构不同。 xilinx 常见的块 RAM 大小是 4kbit和 18Kbit， Lattice 常用的块 RAM 大小是 9Kbit， altera 的块 RAM 最为灵活，一些高端器件内部同时含有 3种块 RAM 结构，分辨是 M512 RAM（ 512bit）， M4K RAM（ 4Kbit）， MRAM（ 512Kbit）。 需要补充的是，除了块 RAM， xilinx 和 Lattice 的 FPGA 还可以灵活的将 LUT 配置成 RAM、ROM、 FIFO 等存储结构，这种技术被称为分布式 RAM（ distributed RAM）。 （ 4）丰富的布线资源 布线资源连通 FPGA 内部所有单元，连线的长度和工艺 决定着信号在连线上的驱动能力和传输速度。 FPGA 内部根据工艺、长度、宽度和分布位置的不同而被划分为不同的等级，有一些是专用布线资源，用以完成器件内部的全局时钟和全局复位 /置位的布线；一些叫长线资源，用于完成器件 Bank 间的一些高速信号和一些第二全局时钟信号（有时也被称为 Low Skew 信号）的布线；还有一些短线资源，用以完成基本逻辑单元之间的逻辑互联与布线；另外，在基本逻辑单元内部还有着各式各样的布线资源和专用时钟、复位等控制信号线。 （ 5）底层嵌入功能单元 PLL（ phase locked loop）、 DLL（ delay locked loop）、 DSP、 CPU 等可以通过在综合、实现步骤的约束文件中编写约束属性来完成时钟模块的约束。 越来越多的高端 FPGA 产品将包含 DSP 或 CUP 等软处理核，从而 FPGA 将由传统的硬件设计手段逐步过渡为系统级设计平台。 altera 的系统级 开发 工具是 SOPC builder 和 DSP builder，通过这些平台用户可以方便地设计标准的 DSP 处理器（如 ARM, NIOS 等），专用硬件结构和软硬件协同处理模块等。 xilinx 的系统级设计工具是 EDK 和 platform studio， Lattice 的嵌入式 DSP 开发工具是MATLAB 的 simulink。 （ 6）内嵌专用硬核 通用性相对较弱，不是所有 FPGA 器件都包含硬核。 FPGA 两个阵营：。 目标市场范围很广，价格适中的 FPGA。 ，目标市场明确，价格较高的 FPGA。 前者主要指低成本 FPGA，后者主要指某些高端 通信 市场的可编程逻辑器件。 例如， altera的 stratix GX 器件族内部集成了 （串并收发单元）； xilinx 的对应器件族是 virtex II pro 和 virtex II proX； Lattice 器件的专用 hard core 的比重更大，有两类器件族支持 SERDES 功能，分布是 lattice 高端 SC 系列和 FPGA 和现场可编程系统 芯片。 目前 Lattic 和 Xilinx 都已经推出内嵌 10 Gbit/s SERDES 模块的系统级可编程逻辑器件。 QUARTUSⅡ 软件简介 QUARTUSⅡ（ Multiple Array and Programming Logic User System）开发工具是 Altera公司推出的一种 EDA 工具， 具有灵活高效、使用便捷和易学易用等特点。 Altera 公司在推出各种 CPLD 的同时，也在不断地升级相应的开发工具软件，已从早起的第一代 A+PLUS、第二代 QUARTUS 发展到第三代 QUARTUSⅡ和第四代 Quartus。 使用 QUARTUSⅡ软件，设计者无需精通器件内部的复杂结构，只需用业已熟悉的设计输入工具，如硬件描述语言、原理图等进行输入即可， QUARTUSⅡ就会自动将设计转换成目标文件下载到器件中去。 QUARTUSⅡ开发系统毕业设计（论文） 数字电压表 8 具有以下特点。 (1) 多平台。 QUARTUSⅡ软件可以在基于 PC 机的操作系统如 Windows9 Windows9Windows20 Windows NT 下运行，也可以在 Sun SPAC station 等工作站上运行。 (2) 开放的界面。 QUARTUSⅡ提供了与其他设计输入、综合和校验工具的接口，借口符合 EDIF 200/300、 LPM、 VHDL、 VerilogHDL 等标准。 目前 QUARTUSⅡ所支持的主流第三方 EDA 工具主要有 Synopsys、 Viewlogic、 Mentor、 Graphics、 Cadence、 OrCAD、 Xilinx 等公司提供的工具。 (3) 模块组合式 工具软件。 QUARTUSⅡ具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验和下载编程 4个模块，设计者可以按设计流程选择工作模块。 (4) 与结构无关。 QUARTUSⅡ开发系统的核心 —— Compiler(编译器 )能够自动完成逻辑综合和优化，它支持 Altera 的 Classic、 MAX7000、 FLEX8000 和 FLEX10K 等可编程器件系列，提供一个与结构无关的 PLD 开发环境。 (5) 支持硬件描述语言。 QUARTUSⅡ支持各种 HDL 设计输入语言，包括 VHDL、 VerilogHDL和 Altera 的硬件描述语言 AHDL。 (6) 丰富的设计库。 QUARTUSⅡ 提供丰富的库单元供设计者调用，其中包括一些基本的逻辑单元， 74 系列的器件和多种特定功能的宏功能模块以及参数化的兆功能模块。 调用库单元进行设计，可以大大减轻设计人员的工作量，缩短设计周期。 软件组成 QUARTUSⅡ软件采用模块化结构，包括设计输入、项目处理、项目校验和器件编程 4 个部分，所有这些部分都集成在一个可视化的操作环境下。 (1) 设计输入 QUARTUSⅡ的设计输入方法有多种，主要包括文本设计输入、原理图输入、波 形设计输入等多种方式。 另外，还可以利用第三方 EDA 工具生成的网表文件输入，该软件可接受的网表有 EDIF 格式、 VHDL 格式及 Verilog 格式。 QUARTUSⅡ是一种层次设计工具，可根据实际情况灵活地使用最适合每一层次的设计方法。 (2) 项目处理 设计处理的任务就是对项目进行编译（ Compile），编译实际就是将设计者编写的设计改为可以用于生产的“语言”。 编译器通过读入设计文件并产生用于编程、仿真和定时分析的输出文件来完成编译工作。 QUARTUSⅡ提供的编译软件，只需简单的操作，如参数选择、指定功能等，就可 进行网表转换、逻辑分割和布线布局。 (3) 项目校验 QUARTUSⅡ提供的设计校验过程包括仿真和定时分析，项目编译后，为确保设计无误，要再用专用软件进行仿真。 如果发现了错误，则应对设计输入进行部分修改直至无误。 (4) 器件编程 QUARTUSⅡ通过编程器（ Device Programmer）将编译器生成的编程文件编程或配置到Altera CPLD 器件中，然后加入实际激励信号进行测试，检查是否达到了设计要求。 Altera公司器件的编程方法有许多种，可通过编程器、 JTAG 在系统编程及 Altera 在线配置等方 式进行。 在设计过程中，如果出现错误，则需要重新回到设计输入阶段，改正错误或调整电路后毕业设计（论文） 数字电压表 9 重复上述过程。 设计流程 使用 QUARTUSⅡ进行可编程逻辑器件开发主要包括 4个阶段：设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程，流程如图 11 所示： 图 11 设计流程图 设计要求 设计输入 编译处理 验证 器件编程 器件测试 系统产品 设计修改 毕业设计（论文） 数字电压表 10 第二章 系统设计与实现 设计任务和要求 利用 FPGA 与模数转换器 ADC0804 设计一个数字电压表，能够测量 0到 5V 之间的直 流电压，用三个数码管显示被测电压，要求精确到小数点后两位数字。 了解数字电压表的工作原理，掌握可编程逻辑器件与模数转换器之间的接口电路设计及调试方法。 下载并测试电路功能，分析芯片资源的占用情况。 设计原理 数字电压 表（ Digital Voltmeter）简称 DVM，是一种用数字显示的测量仪表。 由于数字电压表具有读数准确方便、精度高、误差小、灵敏度高和分辨率高、测量速度快等特点备受青睐。 其基本原理是采用数字化测量技术，对直流电压进行模数转换，转换成不连续、离散的数字形式并加以显示。 由此可知数字电压表的设 计应包括三个主要部分：作为电。