基于cpld频率测量计的设计

基于cpld频率测量计的设计内容摘要：

编程，编程信息在系统断电时丢失，每次上电时，需从器件外部将编程数据重新写入 SRAM中。 其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。 ⑧ CPLD 保密性好， FPGA 保密性差。 ⑨一般情况下， CPLD 的功耗要比 FPGA 大，且集成度越 高越 明显。 根据设计要求，测频范围为 1HZ－ 1MHZ，单片机由于受工作频率及内部计数器位数的限制，不能满足高速、高精度的测频要求，因此方案一不满足设计要求。 而等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，因此，我选择用定时精确和具有高速性、使用方便的 CPLD 来完成频率计。 综上所述，本次设计的控制核心选用 CPLD。 6 显示部分 方案 1. LCD 显示 LCD 液晶显示器 是 Liquid Crystal Display 的简称。 液 晶显示模块具有体积小、功耗低、显示内容丰富、超薄轻巧等优点，在袖珍式仪表和低功耗应用系统中得到广泛的应用。 方案 2． LED 显示 LED（ Light Emitting Diode）， 发光二极管，简称 LED,，是一种能够将电能转化为可见光的固态的半导体器件，它可以直接把电转化为光。 它是一种通过控制半导体发光二极管的显示方式，用来显示文字、图形、图像、动画、行情、视频、录像信号等各种信息的显示屏幕。 由于具有容易控制、低压直流驱动、组合后色彩表现丰富、使用寿命长等优点，广泛应用于城市各工程中、大屏幕 显示系统。 LED 可 以作为显示屏，在计算机控制下，显示色彩变化万千的视频和图片。 LED 在低光度下能量转换效率高即较 LCD 省电； LED 反应时间短、稳定性好，使用寿命长； LED 耐振动和耐冲击能力强；体积小，重量轻，适用性强；便于聚焦；单色性强； 绿色 环保 综上述 LED 的优势，本次设计显示部分用 LED最合适。 键盘部分 单片机系统中常见的键盘可分为两类：非编码键盘和编码键盘。 非编码键盘有两种结构：独立式键盘和矩阵式键盘。 独立按键：一个按键占用单独的一个 I/O 口； 独立式键盘的特点是，一键一线，各键相互独立，每个按键 各接一条 I/O 口线，通过检测 I/O 口输入线的电平状态，可以很容易的判断那个按键被按下。 矩阵按键：在 键盘中按键数量较多时，为了减少 I/O 口的占用，通常将按键排列成 矩阵 形式。 综上述，为了减少 I/O 口的占用和设计需要键数多，本次频率设计采用矩阵式键盘。 测量方法论证 方案 1：直接测量法 众所周知，依据基本原理所实现的频率、周期以及脉冲宽度的数字化测量是一种直接测量法，由于该方法比较简单，若能满足本次课程设计任务的要求则应作为首选方案。 考察中应分析该方法的测量精度是否能够满足任务书的要求，是否便于扩充 以满足发挥部分提出的各项附加要求由于目前还处于顶层分析阶段，所以对测量精度的分析只需做一个概略的估计，既仅考虑177。 1 量化误差的影响，而将系统频率基准或时间基准的误差暂时忽略不计，输入通道的误差也暂时忽略不计。 由于无论采用直接测频或者直接测周期的方法均不能满足测试误差≦ 7 ％的要求，测量精度无法满足，所以不能简单地采用频率与周期的直接测量法，需要寻求别的测量方法。 方案 2：直接与间接测量相结合的方法 该方法的出发点是避开177。 1 量化误差 影响较大的频段，是依据在不利条件下寻找有利因素的思路而产生的 ，经分析得知，由于177。 1 量化误差对直接测频、测周期法所引入的相对测试误差的大小是随被测频率而变化的，且变化关系正好相反，因此可以找到一个中介频率 fm，对低于 fm 的信号的频率不采用直接测频发，而改为测周期，并通过换算求频率，对高于 fm 的信号的频率仍然采用直接测频法；类似的，对高于 fm 的信号的频率不采用直接测周期法，而改为测频率，并通过换算求周期，对低于 fm 的信号的频率 仍然采用直接测周期法。 从而可使在被测量信号的整个频率范围内均满足≦ R﹪的预定要求。 从而使任务书提出的误差要求得到充分的满足。 方案 3：多周 期同步测量法 该方法的基本思路是使被测信号与闸门时间之间实现同步化，从而从根本上消除了在闸门 时间内对被测信号进行计数时的177。 1 量化误差，使测量精度大大提高。 这种方法是依据积极主动去改造不利条件的思路而产生的。 经过上述对频率和周期测量方法的分析，得知直接测量法不可能满足该任务所要求的测量精度，只有在直接与间接相结合的测量法与多周期同步测量法之间进行选择了，这两种方法在硬件的规模方面相差不大，测量结果均需经软件处理后才能得到，当采用直接与间接相结合的测量方法时，还需对被测信号的频率与中介频率的关系进行判 断，以便决定采用测频法还是测周期法。 而多周期同步测量法不需要这一步，并能实现高的等精度频率与周期的测量。 因此我们决定选用多周期同步测量法来实现该频率计。 8 第三章 硬件电路设计 基于 CPLD数字频率计的系统框图 频率计子系统的划分 频率计的系统框图由图 所示，该框图可以划分为三个子系统， ① 输入通道（最左边），该子系统主要是由模拟电路组成； ② 多周期同步等精度频率 、周期、时间等的测量控制及功能切换逻辑 (中间部分），该子系统基本上由 数字硬件电路组成； ③ CPLD 及其外围部件（最右边）。 这样划分有利于设计工作的安排与分工，因为这三部分对应于三种不同类型的电子设计方法，并需要有不同的设计工具来支持。 各个子系统的主要技术指标及其组成 ⑴ 输入通道 因为输入通道是由前置放大器和整形器等组成的，所以就要对前置放大器的增益和带宽指标进行估计。 在基本要求部分给定的信号最小值为 ，而在发挥部分又提出了要能测量小信 号的要求，可将最小信号的值定为。 若整形器采用 TTL 器件，其正常工作的最小输入电压为 2V，由此可以估计出前置放大器的增益为 2/= 0100MHz,通道的输出是由 TTL 整形器提供的，输出电平自然能够满足后面等精度测量控制及功能切换逻辑的要求。 为了适应测量脉冲宽度以及时间间隔的需要，输入通道中还要有脉冲边沿选择、出发电平调节电路，此外如果还要实现发挥部分提出的测量小信号的要求，通道中还需要设置灵敏度切换电路。 如图 所示。 ⑵ 多周 期同步等精度测量控制及功能切换逻辑 由于该系统全是数字电路，采用 CPLD 器件来实现这部分比较方便。 对这部分所关心的指标是工作速度。 一般情况下应选工作电压为 +5V 的输入 /输出与 TTL兼容的 CPLD 器件，以便于和输入通道以及 CPLD 相接口。 ⑶ CPLD 子系统 对这部分指标的主要考虑如下： ① 该 CPLD 由 +5V 电源供电， I/O 口与 TTL 9 电平兼容； ② 要有丰富的四则算术运算和逻辑运算指令，指令运行速度要快； ③片内除 RAM 外还要有 错误 !未找到引用源。 178。 PROM； ④ 至少有两个 16 位定时器 /计数器； ⑤ 有外部中断输入引脚； ⑥ 具有串行通信口； ⑦ 价格要低廉。 CPLD 介绍 MAX 7000S EPM7128SLC847 型号的 CPLD 芯片简介 本次设计 主要基于 Altera 公司的 MAX7000 系列结构的 CPLD。 Altera 的MAX7000 系列 CPLD 提供高性能的逻辑解决方案，同时 MAX7000 系列的同一密度产品还提供多种封装形式，对于各种应用具有相当灵活的适应性。 MAX7000 系列是以第二代 MAX 结构为基础的基于 EEPROM 的可编程逻辑器件。 MAX7000 系列 CPLD 包含 MAX7000 器件和 基于 ISP 的MAX7000S 器件。 从结构上看， MAX7000S 器件包括下面几个部分 : I/O 控制模块、可编程互连阵列、扩展乘积项（可共享，并行的）、宏单元、 逻辑阵列模块等五个部分。 而 MAX7000 的特点主要有以下七个方面 : ⑴、基于第二代 MAX 工艺的高性能，电可擦除只读存储器（ EEPROM）型可编程逻辑器件；⑵、 MAX7000系列器件支持电气和电子工程协会（ IEEE） 1149 标准的 JTAG 接口实现 系统内可编程。 （在系统可编程电路与 IEEE 1532 标准兼容）；⑶、包括 的MAX7000 系列器件和基于在系统可编程 的 MAX7000S 系列器件；⑷、MAX7000S 系列器件有 128 或更多宏单元作为内置 JTAG边界扫描测试电路；⑸、逻辑密度为 600 到 5000 个可用逻辑门组成的完整的 EPLD 族；⑹、计数频率达到 （包括互联时），管脚之间的逻辑时延为 5ns；⑺、支持周边元件扩展接口（ PCI）兼容器件。 MAX7000S 器件使用 44～ 208 引脚的 PLCC、 PGA、 PQFP、 RQFP 和 的 TQFP封装， 本次设计中我们采用了 Altera 公司生产的 EPM7128SLC847 型号的芯片，具体管脚如图 所示。 表 31 为 MAX7000 器件的资源。 表 32 为 MAX7000器件的最大用户 I/O 引脚。 功能：在本设计电路中 16 位 计数器是设计的最底层，而计数器组、译码器、控制器、分频器位设计的第二层，脉冲计数器组装程序为设计的最高层，复杂可编程逻辑器件（ CPLD）几乎可适用于所有的门阵列和各种规模的数字集成电路，它以其编程方便、集成度高、速度快、价格低等特点越来越受到设计者的欢迎，本设计中选用的 CPLD 为 ALTERA 公司的 EPM7128SLC847 属于 MAX7000 系列，是工业界速度最快的高集成度可编程逻辑器件，本设计中 CPLD 开发软件用 10 MAXPLESⅡ ,该软件是一个完全集成化、易学易用的可编程逻辑设计环境。 并且广泛支持各种硬件 描述语言。 它还具有与结构无关性、多平台运行、丰富的设计库和模块化的工具等许多功能特点。 具有包括译码器、锁存器和可置数计数器。 每组脉冲发生器中有三个 8 位锁存器、一个 16 位可置数计数器 和一个 8 位可置数计数器。 CPLD 主要是由可编程逻辑宏单元（ Cell）围绕中心的的可编程互连矩阵单元组成。 其中 MC 结构较复杂，并且复杂的 I/O 单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。 由于 CPLD 内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免 了分段式互连结构时序不完全预测的缺点。 图 EPM7128SLC847 管脚图 表 31 为 MAX7000S 器件的资源。 表 31 MAX7000S 器件的资源 表 32 为 MAX7000 器件的 最大用户 I/O 引脚。 11 表 32 MAX7000 器件的最大用户 I/O 引脚 MAX7000 器件的结构特性 1. I/O 控制 模 块 图 I/O 控制块的结构图。 I/O 控制块允许每个 I/O 引脚单独地配置为输入、输出和双向工作方式。 所有 I/O 引脚都有一个三态缓冲器，它能由全局输出使能信号控制，或者把使能端直接连到地（ GND）或电源（ Vcc）上。 当三态缓冲器的控制端接地时，输出为高阻态，此时 I/O 引脚可作为专用输入引脚使用。 当三态缓冲器的控制端接高电平时，输出被使能（即有效）。 MAX7000S 器件有 6个全局输出使能信号，由 2个输出使能信号、 1组 I/O 引脚和 1组 I/O 宏单元信号进行同相或反相驱动。 图 I/O 控制块的结 构图 2. 可编程 互连 阵列 12 可编程 互连 阵列（ PIA）是将各逻辑阵列块 （ LAB） 相互连接构成所需逻辑的布线通道。 可编程 互连 阵列（ PIA）能够把器件中任何信号源连到其目的地。 所有 MAX7000S 的专用输入、 I/O 引脚和宏单元输出均馈送到可编程 互连 阵列(PIA)，这就使得可编程 互连 阵列 (PIA)上包含了贯穿整个器件的所有信号，可编程 互连 阵列 (PIA)可把这些信号送到器件内的各个地方。 图 互连 阵列 (PIA)信号是如何输入到逻辑阵列块 （ LAB） 的。 一个 EEPROM 单元控制着 2个输入 “与 ”门的 一个输入端信号，用来选择一个可编程 互连 阵列（ PIA）信号，使其进入相应的逻辑阵列块 （ LAB）。 MAX7000S 的可编程 互连 阵列（ PIA）有固定的延时，它消除了信号之间的时间偏移，使得延时性能容易预测。 图 PIA 布线到 LAB。 图 PIA 布线到 LAB 3. 扩展乘积项 尽管每个宏单元中的 5个乘积项能实现大部分的逻辑功能，但某些逻辑函数比较复杂，要实现它们的话，需要附加乘积项，所需的逻辑资源由其他宏单元提供。 MAX7000S 结构还允许共享和并行扩展乘积项（扩展），直接为同一个逻辑阵列块 （ LAB） 中的任意宏单元提供额外的乘积项。 这些扩展可以确保 汇编语言以最少的逻辑资源来实现最快速的逻辑合。