aes加密芯片dft设计毕设论文

aes加密芯片dft设计毕设论文内容摘要：

计唯一实例化。 当设计中有某个子模块被多次调用时就需要进行实例唯一化，实例唯一化就是将同一个子模块的多个实例生成为多个不同的子设计的过程。 之所以要进行实例唯一化是因为 DC 在逻辑综合时可能使用不同的电路形式来实现同一个子模块的不同实例，从而这些实例在 DC 看来是不同的设计（尽管其调用的子模块代码和功能完全相同） 设计约束 约束一般包含了一个设计必须满足的条件，通常在对设计加约束时需要反复的操作。 约束包括对时序、操作条件的约束。 通过在优化前设置好优化目标（也称为限制条 件）来引导 DC 最好的执行一个设计，它包括很多特征参数，如面积、时序、功耗等。 DC 在优化的过程中检查限制参数，并试图把设计综合到工艺库的同时满足限制参数。 工艺库包含重要的面积、时序和功耗的规范要求， DC 根据这些限制条件去建立相应的复杂的模型并详细计算。 为了得到精确的结果，定义越符合实际情况的限制条件越好。 create_clock [get_ports clk] period waveform [list 0 10] name clk：建立时钟周期在clk 的端口上面，时钟周期为 20ns 的脉冲。 上升沿为 0ns，下降沿为 10ns。 使用 create_clock定义时钟， DC 认为它们是同步的。 set_dont_touch_work {clk}：用于时钟网络和复位。 命令告诉 DC 即使寄存器的负载非常大也不要对时钟网使用驱动和缓冲，留待版图设计时进行时钟树插入。 set_clock_latency [get_clocks clk]从时钟树到具体寄存器的时钟输入端会产生一定的延迟，设定这个值为。 （主要用于布图前的综合和时序分析 ） set_clock_latency max [get_clocks clk]：设置时钟源到触发器的最大延时是 . set_clock_uncertainty [get_clocks clk]在同步设计中因为总由一个源时钟产生时钟，通过时钟树到达具体寄存器的时钟输入端，时钟信号经过时钟树的分支到各个寄存器不可避免会产生相位偏移（ skew），这种偏移叫做 uncertainty，明确了这个值则在时钟的uncertainty 时间区间内，时钟是有可能到达的。 （指同一时钟源到达各个不同的寄存器时钟端的时间差别） set_clock_transition [get_clocks clk] transition 描述寄存器时钟引脚处信号的上升和下降时间，在寄存器内部从时钟端到输出端总有一个延迟，我们用此命令来指定这个延迟，以便于 DC 进行优化时进行选择。 set_max_fanout 20 [get_designs aes_cipher_top]最大扇出是 20ns(是设计环境 ) AES 加密芯片 DFT 设计 9 输入延时： set_input_delay 用来对寄存器路径的输入进行约束 ,该命令设置了信号到达当前设计输入端口所用的时间，也就是信号从由 DFF0 触发到输入端口所用的时间， 输出延时： set_output_delay 用来设置信号到达外部寄存器所用的时间。 该命令设置了信号从输出端口到达外部寄存器 DFF3 所用的时间 set_input_delay max 2 clock clk [all_inputs]：建立时钟输入端 clk 最大延时是 2ns。 set_output_delay max 2 clock clk [all_outputs]：所有端口指定 2ns 的最大输出延时约束。 set auto_wire_load_selection false：自动配置线载模型关闭。 set_wire_load_model name 8000（综合出来的电路必须要驱动下一级电路）选择名字叫 8000 的线载模型。 set_operating_condition max cb13fs120_tsmc_max：描述设计工艺、电压、温度条件。 通过改变工作条件命令的值，可覆盖工艺偏差的整个范围。 使用 max 选项进行优化 (是设计环境 )。 set_max_area 0：可以使 DC 进行最大程度的面积优化，但不影响时序性能，因为时序约束优先，只是综合时间较长，在实际中为了更好的综合，设置为 0 表示尽量 面积往小的形成。 pile –scan：命令直接将设计编译到扫描触发器而不将他们连成一个扫描链，也就是说不进行扫描插入。 设计直接映射到扫描触发器而不是通常的触发器。 （这一步设计是功能性正确的，但还不能扫描） 图 33 实验得到的 slack 值 综合结果分析 check_timing：在编译后检测设计是否存在违反可测试性设计的有关规定 report_constraint all_violators：报告所有出现的错误，本次设计中，理论上不会有任何违反约束情况，只有在设置约束面积时， 由于要理想情况故只有面积的违反。 福州大学 至诚 学院 本科生毕业设计 (论文 ) 10 图 34 了解次关键路径的情况 report_timing 路径时序报告命令，这里主要显示以下包含四部分内容： 路径信息。 路径延时。 时序要求和全路径。 缺省情况只报告最大时序 下面做详细介绍 数据到达时间（ data_arriral_time， AT）：就是数据到达下一级寄存器时相对于上一个时钟来说用了多少时间。 它的计算方式是时钟从时钟源发起作为参照经过一定的延迟到达寄存器的时钟端，此时作为数据发送的参照，经过组合逻辑的若干延迟到达下一级寄 存器的输入端，整个过程的总延迟时间即为数据到达时间。 数据需求时间（ data_required_time， RT）：就是理论上数据在这个时间到达寄存器恰好可以正常工作的时间值 时间裕度（ slack）：就是数据到达时间在满足数据需求时间后宽裕下来的量值。 简称时序余量 slack=RTAT。 时序余量只需满足正值就说明综合成功。 综合结果输出 change_name rules verilog hierarchy：改变命名规则，使得输出网表符合 verilog 语法规则。 remove_attribute [get_designs hier {*}] dont_touch：移除未连接的端口，避免不必要 warning。 生成所需要的各种文件： write hier f ddc out /root/DC_project/aes_core/mapped/：将所有的指令保存到 .ddc 文件中，以便做 DFT 设计时可以直接调用，不用重复综合 write format verilog hierarchy outp/home/fzu/sha_core//mapped/ PT 软件做时序静态分析时的约束文件 write format verilog hierarchy output /root/DC_project/aes_core/mapped/：插入扫描链之后生成的网表； .v 文件就是将已经 pile scan 后的源代码以设计库中的寄存器为原型生成的新的代码，其后需要 formality 软件对其 与源代码进行比较以说明综合后的代码是正确的与原设计功能相同，形式表达不同 write_sdc version /root/DC_project/aes_core/mapped/：生成约束文件，在AES 加密芯片 DFT 设计 11 ASTRO 中用到，含有时序约束，面积约束，环境约束。 .sdc 文件：支持第三方工具的设计约束文件，设计约束中的参数被展开，在后面做布局布线时将会被使用到。 检查综合后网标的正确性 通过 report_timing 来检查，报告 slack 英文本身的意思是 松弛 ，若 Hold Slack 为 正，表示 Data Arrival Time 在 Data Required Time 之 后 ，所以一定 满足 Hold Time，反之若 Hold Slack 为负 ， 则 表示 Data Required Time 在 Data Arrival Time 之 后 ，所以一定 无法满足 Hold Time。 简单的理解就是 slack 值是 clk 的时间减去存储单元之间的组合电路的时间。 若 setup time/hold time slack 为 正值，表示目前 满足 setup time/hold time 需求， 并且还有多余 的 时间 ，电路能正常工作； 若 slack 为负值 ，表 示目前 已经 不 满足 setup time/hold time 的需求， 并且不足多少 时间，延时太长，不符合条件。 综合的益处 逻辑综合是用来决定设计电路逻辑门的相互连接，是将无时序信息的 RTL 代码综合成含有时序信息的门级网表，综合的输入的有 RTL 描述、工艺库和设计约束，而综合的输出是门级网表和信息 (时序、面积、功耗估计 )，综合之后能提高工作效率、代码可复用性 (通过使用参数化代码、重新定位新库、构建好的逻辑块等手段 )、可验证性、可更加抽象等。 福州大学 至诚 学院 本科生毕业设计 (论文 ) 12 第 4 章 集成电路可测型设计 DFT 概 述 可测性设计的基本概念 可测试性的概念最早来源于航空电子领域，目的是改善被测试对象的设计使其更便于测试。 随着集成芯片功能的增强和集成规模的不断扩大，芯片的测试变得越来越困难。 为此，要改善被测试对象的设计使其更便于测试，即提高被测对象的可测试性。 可测试性的思想理念最早由 等人于 1976 年提出 [6]。 可测试性大纲将可测试性 DFT(Design for Testability)定义为：在集成电路的设计过程中，通过增加逻辑、替换元件以及增加引脚等方法，解决芯片的快速、有效和自动测试问题 [7]。 Design for testability 国内大部分文献译为可测性设计，但实际上指的是电路的易测性设计，因此，可测性量度测试难易的概念，包括 2 方面含义：一是能通过外部控制激活产品状态（通常为故障状态 ） 的特性，即可控性；二是能通过控制将激活的故障状态传送到可观测端口的特性，即可观测性。 可测性是可控性和可观测性难易程度的综合表征，一般取值在 [0,1]之间 [8]。 可测试性技术的最终目标是提高产品质量和可靠性，降低产品 “ 全寿命周期成本 ” [9]。 在设计阶段对设计原型虚拟测试，验证设计方案，排除可能的设计缺陷； 在生产阶段进行全面测试，排除潜在故障，提高质量和可靠性；另外，可测试性技术可缩短产品研制、试验和评价的周期，降低研制费用，提高可用性指标，减少维护和保障等费用，从而降低产品的 “ 全寿命周期成本 ” [10] DFT 设计流程如图 41 所示 图 41 DFT 设计流程 AES 加密芯片 DFT 设计 13 可测性设计的分类 可测性设计 有三类： Ad hoc 测试、基于扫描的方法、 BIST 内建自测试 [11]。 （ 1） Ad hoc 测试：即专项测试，按功能基本要求设计电路，采取一些比较简单易行的措施，使他们的可测性得到提高； （ 2） SCAN 扫描测试： Full Scan、 Boundary Scan 和 Partial Scan ； 如图 42 所示。 如图 42 所示 图 42 扫描测试图 （ 3）内建自测试 BIST：是指利用设备内部具有自检能力的硬件和软件来完成对设备检测的一种方法，这些硬件和软件是设备的一个组成部分，称为机内自测试设备 [12]。 如图43 所示 图 43 芯片内建自测试图 扫描测试基本流程图 对于 AES 加密芯片的可测性设计，我采用的是内扫描设计技术中的全扫描 (full scan)技术，全扫描技术是将用扫 描单元来代替所设计电路中的所有存储元件，并将扫描单元串接成扫描链 [7]。 从而实现所有的存储元件都有可观测性和可控性，使时序电路的测试矢量生成和故障模拟变得跟组合电路那样的简单。 DC 通过它所附带的 TC(Test Compiler)提供向设计添加 DFT 设计的能力 [9]。 扫描设计的基本流程如图 44 所示。 福州大学 至诚 学院 本科生毕业设计 (论文 ) 14 图 44 扫描设计的基本流程图 扫描策略 有两种扫描单元替换策略可供选择 [10]。 一种是，对经过优化的门级设计采用constraintoptimized 插入方式，其中优化后的门级网表，可以不包含扫描单元，也可以包含扫描单元。 另一种如果是 RTL或者未优化的门级设计，则采用 testready Compile，包括逻辑优化和扫描链插入。 采用的命令就是 pile scan。 优点就是流程简单，能够得到更好时序和面积 [11]。 扫描是用于测 试芯片缺陷最广泛使用的 DFT 技术之一。 目的是改善被测试对象的设。