数字显示电路设计

数字显示电路设计内容摘要：

逻辑设计环境。 MAX+PLUSII 的编辑器还提供了强大的逻辑综合与优化功能以减轻用户的设计负担。 MAX+PLUSII 软件的设计输入、处理、校验功能完全集成于可编程逻辑开发工具内，从而可以更快的进行调试，缩短开发周期。 5 设计者可以从各种设计输入、编辑、校验及器件编程工具中作出选择，形成用户风格的开发环境，必要时还可以在保留原始功能的基础上添加新的功能。 由于 MAX+PLUSII 支持多种器件系列，设计者无须学习新的开发工具即可对新结构的器件进行开发。 MAX+PLUSII 软件支持多种 HDL 的设计输入，包括标准的 VHDL、 Verilog HDL及 Altera 公司自己开发的硬件描述语言 AHDL。 MAX+PLUS II 由设计输入、项目处理、项目检验和器件编程等 4部分组成，所有这些 部分都集成在一个可视化的操作环境下。 MAX+PLUS II 管理窗口包括项目路径、工作文件标题条、 MAX+PLUS II 菜单条、快捷工具条和工作区等几个部分。 设置好授权码后，启动 MAX+PLUS II 即进入 MAX+PLUS II 管理窗口，如图 所示。 MAX+PLUS II 还为用户提供了功能强大的在线帮助功能。 通过使用在线帮助，用户可以获得设计中所需的全部信息。 第四章 系统功能模块设计 计数（数码管位选控制） 模块 数码管位选控制 模块流程图 8进制计数器8个数码管A B C 输入输出引脚 及其功能说明 CN8 模块输入信号是时钟脉冲 clk，每遇到一个时钟脉冲 clk 上升沿时，内部累加器便加一，再把累加器所得结果与 2进制数的形式输出。 要显示八位数字，所以用 3 位 2 进制数作为输出。 输出信号为 cout[0..2]。 总之是通过输入输出信号来对数码管进行位选控制。 6 程序代码实现 library ieee。 use。 use。 entity 8 is port(clr,start,clk: in bit。 cout: out std_logic_vector(2 downto 0)）。 end 8。 architecture a of 8 is signal temp:std_logic_vector(2 downto 0)。 begin process(clk,clr) begin if clr=39。 039。 then temp=000。 cout=39。 039。 elsif (clk39。 event and clk=39。 139。 ) then if start=39。 039。 then if temp=111 then temp=000。 cout=39。 139。 else temp=temp+1。 cout=39。 039。 end if。 end if。 end if。 end process。 cout=temp。 end a。 7 数据选择 模块 模 （八选一模块） 块流程图 七段显示译码器24 选 4数据选择器和数据扫描控制器A3 A0A1A2 B3A3......F0F1F2F3 输入输出引脚及其功能说明 SEL81 模块输入信号一个是数据选择器 SEL81 的地址码 SEL[2..0]， 另一部分是数据信息 A[3..0]~H[3..0].地址码是 SEL[2..0]来自时 钟脉冲计数器 CN8，由地址码 SEL[2..0]决定输出哪个输入数据。 输出信号是 q[3..0]。 程序代码实现 Library ieee。 Use。 Entity sel81 is Port(sel:in std_logic_vector(2 downto 0)。 A,b,c,d,e,f,g,h:in std_logic_vector(3 downto 0)。 Q:out std_logic_vector(3 downto 0))。 End sel81。 Architecture rtl of sel81 is begin Process(a,b,c,d,e,f,g,h,sel) Variable cout:std_logic_vector(3 downto 0)。 8 Begin Case(sel)is When000=cout:=a。 When001=cout:=b。 When010=cout:=c。 When011=cout:=d。 When100=cout:=e。 When101=cout:=f。 When110=cout:=g。 When others =cout:=h。 End case。 Q=cout。 End process。 End rtl。 七段译码器模块 七段译码器模块模块流程图 输入输出引脚及其功能说明 DISP 模块是七段译码器，将 输入的 4 位二进制数转换为数码显示管对应的数字。 例如输入为 4 进制数 0000 的时候，使数码显示管显示 0，则要七段译码器输出为 011111。 即 g 段为 0， g 段发光二极管不亮，其它发光二极管被点亮，显示效果为 0。 DISP 模块输入信号 D[3..0],输出信号是 Q[6..0]。 程序代码实现 Library ieee。 Use。 Entity disp is port(d:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(6 downto 0))。 9 end disp。