eda课程设计基于vhdl的智能空调控制器内容摘要：
end if。 o=t0。 end process。 process(clk,clr,cin) variable t1:std_logic_vector(3 downto 0)。 begin if clr=39。 139。 then t1:=0000。 elsif clk 39。 event and clk=39。 139。 then if cin=39。 139。 then if t1=0010 then t1:=0000。 c=39。 139。 else t1:=t1+1。 c=39。 039。 end if。 end if。 else t1:=t1。 end if。 t=t1。 end process。 end arc。 仿真波形见图二 60 进制计数器 library ieee。 use。 use。 entity dingshiqi is port(clk,clr:in std_logic。 one,ten:out std_logic_vector(3 downto 0)。 co:out std_logic)。 end entity。 architecture arc of dingshiqi is signal cin: std_logic。 begin process(clk,clr) variable t0:std_logic_vector(3 downto 0)。 begin if clr=39。 139。 then t0:=0000。 elsif clk 39。 event and clk=39。 139。 then if t0=1000 then t0:=t0+1。 cin=39。 139。 elsif t0=1001 then cin=39。 039。 t0:=0000。 else t0:=t0+1。 cin=39。 039。 end if。 end if。 one=t0。 end process。 process(clk,clr,cin) variable t1:std_logic_vector(3 downto 0)。 begin if clr=39。 139。 then t1:=0000。 elsif clk 39。 event and clk=39。 139。 then if cin=39。 1。阅读剩余 0%
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