4593基于cpld技术的频率计设计及制作

4593基于cpld技术的频率计设计及制作内容摘要：

了飞速提高。 由于它具有 功耗 低、体积小、集成度高、速度快、 开发 周期短、费用低、用户可定义 功能 及可重复编程和擦写等许多优点， 应用 领域不断扩大，越来越多的 电子系统 开始采用可编程逻辑器件来实现数字信号处理，从而使通用 DSP 芯片难于完成的一些时序组合逻辑和某些简单的大运算量的数学计算得以实现。 继 QuickLogic和 XILINX分别开发了内含 嵌入式 FIR core的 CPLD之后， ALTERA公司又推出了新一代可编程逻辑器件 Stratix 系列，其 性能 完全满足高速数字信号算是系统的设计要求。 基于 EDA 技术的设计方法为“自顶向下”设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的基本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。 然后利用 EDA 工具的逻辑综合功能，把功能描述转换为某一具体目标芯片的网表文件，经编 程器下载到可编程目标芯片中 (如 FPGA 芯片 )，使该芯片能够实现设计要求的功能。 这样，一块芯片就是一个数字电路系统。 使电路系统体积大大减小，可靠性得到提高。 通过 EDA 的试验设计，加深我们对 FPGA 的了解，熟悉 FPGA 的工作 原理 和试验环境，知道 FPGA 的 开发 流程，熟悉各种 软件 如 Altera MAX+plusII10 的使用。 通过设计小型试验项目学会 仿真 和 硬件 测试的基本方法。 8 第 1章 CPLD 开发环境简介 CPLD 的概要介绍 可编程逻辑 器件 PLD 是一种由用户编程啦实现某种逻辑功能的新型逻辑器件，主要包括现场可编程门列阵和复杂可编程逻辑器件两大类。 国际上生产 CPLD 的主流公司并且在国内占据市场份额较大的主要是 Xilinx、 Altera 和 Lattice3 家公司。 CPLD 在结构上主要分为 3 个部分：可编程逻辑宏单元、可编程输入 /输出单元和可编程内部连线。 CPLD 最明显的特点是高集成度、高速度和高可靠性，时钟延时可小至纳秒级，结合其并行方式，在超高速应用领域和实行监控方面有着非常广阔的应用前景。 在高可靠应用领域，如果设计得当，将不会存在类似于 MCU 的抚慰不可靠和 PC 的跑飞等问题。 CPLD 的高可靠性还表现在几乎可将真个系统下载与同一芯片中，实现所谓的片上系统，从而大大缩小了体积，易于管理和屏蔽。 与 ASIC 相比较， CPLD 显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和硬件的升级回旋余地大，而且当产品定性和产量扩大后，可将在生产中达到充分检验的 VHDL 设计迅速实现 ASIC 的投资。 Max+PlusⅡ开发工具 Max+PlusⅡ开发工具是美国 Altera 公司自行设计的 一种 CAE 软件工具。 它具有全面的逻辑设计能力，设计者可以自由组合文本、图形和波形输入法，建立起层次化的单器件或多器件设计。 利用该工具配备的编辑、编译、仿真、综合、芯片编程等功能，将设计的电路图或电路描述程序变成基本的逻辑单元写入到可编程芯片中（如 CPLD、 FPGA），做成 ASIC 芯片。 它支持 FLEX、 MAX 及 Classic 等系列 CPLD 器件，设计者无须精通器件内部的复杂结构 ，只需用自己熟悉的设计输入工具，如高级行为语言、原理图或波形图进行设计输入，它便将这些设计转换成目标结构所要求的格式，从而简化了设计过程。 而且 Max+PlusⅡ提供了丰富的逻辑功能库供设计者使用。 设计者利用以上这些库及自己添加的宏功能模块，可 大大减轻设计的工作量。 使用 Max+PlusⅡ设计 CPLD 器件的流程如图 1 所示。 9 本章小结 一般地，利用 EDA 技术电子系统设计的最终目标，是完 成专用集成电路 ASIC 的设计和实现， ASIC 作为最终的物理平台，集中容纳了用户通过 EDA 技术将电子应用系统的既定功能和技术指标实现的硬件实体。 一般而言，专用集成电路就是具体专门用途和特定的独立集成电路器件。 CPLD 的特点是直接面向用户，具有极强的灵活性和通用性，使用方便，硬件测试和实现快捷开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等。 CPLD 的应用是 EDA 技术有机融合软 /硬件电子设计技术、 SOC 和 ASIC 设计，以及对自动 设计与自动实现最典型的诠释。 由于 CPLD 的开发工具、开发流程和使用方法与 ASIC 有类似之处，因此这类器件通常也被称为可编程专用 IC 或是可编程 ASIC。 第 2 章 频率计的设计原理及设计内容 频率计的技术性能指标 1） 能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率； 10 2） 能直接用十进制数字显示测得的频率； 3） 频率测量范围： 1HZ~10KHZ 切量程能自动切换； 4） 输入信号幅度范围为 ~5V，要求一起自动适应； 5） 测量时间： T〈 =； 6）用 CPLD/FPGA 可编程逻辑器件实现； 频率计的设计原理 （ 1）频率计测量频率的原理 频率计测量频率需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对整形后的脉冲在单位时间内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的门闸信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一个量程自动转换电路使测量范围更广。 （ 2）频率计测量频率的原理图 频率计测量频率的原理图 如下： 11 （ 3） 测频控制信号发生器的工作时序如下图所示： （ 4） 电路设计原理框图如下图所示： 脉冲形成模 块 计数 模块 译码显示模块 控制模 块 量程自动切换模块 分频模 块 锁存信 号 清零 使能 被测信号 基准信号 12 频率计测量周期原理 （ 1）频率计测量周期的原理 频率计测量周期需要设计整形电路使被测周期性信号整形成脉冲，然后设计计数器对基准信号在被测信号一个周期内重复变化的次数进行计数，计数器计出的数字经锁存器锁存后送往译码驱动显示电路用数码管将数字显示出来，需要设计控制电路产生允许计数的使能信号、计数器的清零信号和锁存器的锁存信号使电路正常工作，再设计一 个量程自动转换电路使测量范围更广。 （ 2） 频率计测量周期的原理图 频率计测量周期的原理土如下： 13 频率计所需四种器件的 VHDL 文件及波形仿真 带时钟使能十进制计数器 (1) 带时钟使能十进制计数器的波形仿真图。