20xx年硬件工程师应聘笔试题及答案

20xx年硬件工程师应聘笔试题及答案内容摘要：

“印刷 ”电路板。 b) SMT: 表面贴装技术 (Surface Mounting Technolegy )是新一代电子组装技术 ,它将传统的电子元器件压缩成为体积只有几十分之一的器件 ,从而实现了电子产品组装的高密度、高可靠、小型化、低成本，以及生产的自动化。 c) FPGA: FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列，它是在 PAL、 GAL、 PLD 等可编程器件的 基础上进一步发展的产物。 它是作为专用集成电路（ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 d) CPLD: CPLD（ Complex Programmable Logic Device）是 Complex PLD 的简称 ,一种较 PLD 为复杂的逻辑元件。 CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。 其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（ “在系统 ”编程）将代码传送到目标 芯片中，实现设计的数字系统。 e) ASIC: ASIC（ Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。 目前用 CPLD（复杂可编程逻辑器件）和 FPGA（现场可编程逻辑阵列）来进行 ASIC 设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。 ASIC 的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它 作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 f) DSP: DSP 既是 Digital Signal Processing 的缩写 (数字信号处理的理论和方法 )或者是 Digital Signal Processor(用于数字信号处理的可编程微处理器 )的缩写。 我们所说的 DSP 技术 ,则一般指将通用的或专用的 DSP 处理器用于完成数字信号处理的方法和技术。 g) SRAM: SRAM 的英文全称是 Static Random Access Memory ，翻译成中文就是 静态随机存储器。 11 h) WDT: Watch Dog Timer 看门狗定时器。 i) CMRR: 共模抑制比：差分放大器抑制同相和反相输入端共模信号的能力。 j) PWM: 脉宽调制 (PWM Pulse Width Modulation)是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术 ： 对一些程序潜在错误和恶劣环境干扰等因素导致的系统死机进行自动复位，从而恢复正常工作状态。 ： 中断服务程序的入口地址或存放中断服务程序的首地址。 ： 压栈保护现场。 中断服务程序结束前一般进行的操作是 ： 出栈恢复现场。 被称为透明锁存器， “透明 ”一词的含义是指 ： 不锁存时输出对于输入是透明的。 （锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。 锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的） 存储器的写 寿命大约在 10 万次左右。 ， do{ }while()和 while() {......}语法的区别是 ： 前一个是先执行再进行条件判断，而后一个则是先判断再执行命令。 语言中，如果申明 char p[3][]={Basic,Fortran,Pascal}。 则 p[2][2]=_____s_______ 语言中，全局变量、 Static局部变量和非 Static 局部变量的存储空间占用是有区别的， 前两者在普通数据存储区中生成，而非 Static 局部变量在 动态存储区 中生成。 同步电 路和异步电路的区别是什么。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。 也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。 电路的稳定需要有可靠的建立时间和持时间，待下面介绍。 同步电路是由时序电路 (寄存器和各种触发器 )和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。 这些时序电路共享同一个时钟ＣＬＫ ，而所有的状态变化都是在时钟的上升沿 (或下降沿 )完成的。 比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。 在同步电路设计中一般采用 D 触发器，异步电路设计中一般采用 Latch。 上拉电阻阻值的选择原则包括 : 从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑 以上三点 ,通常在 1k 到 10k 之间选取。 对下拉电阻也有类似道理 OC 门电路要输出“ 1”时才需要加上拉电阻 不加 根本就没有高电平 在有时我们用 OC 门作驱动（例如 控制一个 LED）灌电流工作时就可以不加上拉电阻 OC 门实现“线与”运算 OC 门就是集电极开路，输出总之加上拉电阻能够提高驱动能力。 1 IC 设计中同步复位与异步复位的区别。 （南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。 异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。 1 MOORE 与 MEELEY 状态机的特征。 （南山之桥） Moore 状态 机的输出仅与当前状态值有关 , 且只在时钟边沿到来时才会有状态变化 . Mealy 状态机的输出不仅与当前状态值有关 , 而且与当前输入值有关 , 这 1多时域设计中 ,如何处理信号跨时域。 （南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。 例如：时钟域 1 中的一个信号，要送到时钟 域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。 这个同步器就是两级 d 触发器，其时钟为 12 时钟域 2 的时钟。 这样做是怕时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。 这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。 所以通常只同步很少位数的信号。 比如控制信号，或地址。 当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的 设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。 我们可以在跨越 Clock Domain 时加上一个低电平使能的 Lockup Latch 以确保 Timing 能正确无误。 1给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 （飞利浦－大唐笔试） hold Delay period setup 1时钟周期为 T,触发器 D1 的寄存器到输出时间最大为 T1max，最小为 T1min。 组合逻辑电路最大延迟为 T2max,最 小为 T2min。 问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件。 （华为） T3setupT+T2max,T3holdT1min+T2min 1说说静态、动态时序模拟的优缺点。 （威盛 VIA 上海笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。 它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不 仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。 因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题； 1一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。 （威盛 VIA） 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。 （关键路径就是指那些延迟大于相应周期时间的路径，消 除关键路径的延迟要从消减路径中的各部分延迟入手。 ......采用了这样的约束之后，关键路径通常都能被消除了，那么能不能这样说，一个设计模块如果中和后没有关键路径那么此设计应该是好的吗。 ） 模拟电路 基尔霍夫定理的内容是什么。 基尔霍夫定律包括电流定律和电压定律 电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。 电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。 描述反馈电路的概念，列举他们的应用。 反馈，就是在电子系统中，把输出回路中 的电量输入到输入回路中去。 反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。 负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。 电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。 有源滤波器和无源滤波器的区别 ? 无源滤波器：这种电路主要有无源元件 R、 L 和 C 组成。 有源滤波器：集成运放和 R、 C 组成，具有不用电感、体积小、重量轻等优点。 集成运放的开 环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。 但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。 无源滤波装置 该装置由电容器、电抗器，有时还包括电阻器等无源元件组成，以对某次谐波或其以上次谐波形成低阻抗通路，以达到抑制高次谐波的作用；由于 SVC 的调节范围要由感性区扩大到容性区，所以滤波器与动态控制的电抗器一起并联，这样既满足无功补偿、改善功率因数，又能消除高次谐波的影响。 国际上广泛使用的滤波器种类有：各阶次单调谐滤波器、双调谐滤波器、二阶宽 颇带与三阶宽频带高通滤波器等。 1）单调谐滤波器：一阶单调谐滤波器的优点是滤波效果好，结构简单；缺点是电能损耗比较大，但随着品质因数的提高而减少，同时又随谐波次数的减少而增加，而电炉正好是低次谐波，主要是 2～ 7 次，因此，基波损耗较大。 二 13 阶单调谐滤波器当品质因数在 50 以下时，基波损耗可减少 20～ 50％，属节能型，滤波效果等效。 三阶单调谐滤波器是损耗最小的滤波器，但组成复杂些，投资也高些，用于电弧炉系统中， 2 次滤波器选用三阶滤波器为好，其它次选用二阶单调谐滤波器。 2）高通（宽频带）滤波器，一般用于某次 及以上次的谐波抑制。 当在电弧炉等非线性负荷系统中采用时，对 5 次以上起滤波作用时，通过参数调整，可形成该滤波器回路对 5 次及以上次谐波的低阻抗通路。 有源滤波器 虽然无源滤波器具有投资少、效率高、结构简单及维护方便等优点，在现阶段广泛用于配电网中，但由于滤波器特性受系统参数影响大，只能消除特定的几次谐波，而对某些次谐波会产生放大作用，甚至谐振现象等因素，随着电力电子技术的发展，人们将滤波研究方向逐步转向有源滤波器（ Active PowerFliter，缩写为 APF）。 APF 即利用可控的功率半导体器件向电网 注入与谐波源电流幅值相等、相位相反的电流，使电源的总谐波电流为零，达到实时补偿谐波电流的目的。 它与无源滤波器相比，有以下特点： a．不仅能补偿各次谐波，还可抑制闪变，补偿无功，有一机多能的特点，在性价比上较为合理； b．滤波特性不受系统阻抗等的影响，可消除与系统阻抗发生谐振的危险； c．具有自适应功能，可自动跟踪补偿变化着的谐波，即具有高度可控性和快速响应性等特点 平板电容公式 (C=ε S/4π kd)。 （未知） 最基本的如三极管曲线特性。 （未知） 三极管外部各极电压 和电流的关系曲线，称为三极管的特性曲线，又称伏安特性曲线。 它不仅能反映三极管的质量与特性，还能用来定量地估算出三极管的某些参数，是分析和设计三极管电路的重要依据。 对于三极管的不同连接方式，有着不同的特性曲线。 应用最广泛的是共发射极电路，其基本测试电路如图 Z0118 所示， 共发射极特性曲线可以用描点法绘出，也可以由晶体管特性图示仪直接显示出来。 一、输入特性曲线。