芯片功耗与摩尔定律的终结内容摘要：
20%30%40%50% 1 T ech n o l o g y ( )Leakage Power(% of Total)M u s t s t o pa t 5 0 %A. Grove, IEDM 2020 11/23/2020 EDA Lab., Tsinghua University 12 CMOS电路功耗的优化方法 由于功耗已影响到 CMOS电路设计方法学，所以功耗在电路设计的各个阶段都必须得到优化。 从程序汇编到电路综合，再到逻辑级与版图级都是如此。 我的研究集中在低层功耗优化，所以从以下两个方面进行阐述。 动态功耗优化： A、时钟屏蔽技术； B、测试功耗优化； C、竞争冒险消除； D、多输入逻辑门的低功耗展开； D、分区供电。 静态功耗优化： A、多阈值多电压布放； B、虚拟供电网络； C、最小漏电流输入向量； D、浮动衬底电压； E、绝缘衬底（ SOI）。 11/23/2020 EDA Lab., Tsinghua University 13 报告内容 计算机科学发展与摩尔定律 集成电路功耗的组成与提高趋势 高功耗对集成电路性能与可靠性的影响 供电系统（ P/G） 封装与散热装置 可靠性 芯片功耗与摩尔定律的终结 与芯片功耗相关的研究热点 11/23/2020 EDA Lab., Tsinghua University 14 高功耗对供电网络 (P/G)的影响 以 Intel公司下一代采用 90nm工艺的 Prescott为例，它的 Die面积为 112mm2,共集成 ，功耗为102W，供电电流为 91A，供电电压为 ，工作频率为 3GHz以上（网上材料汇总）。 在 *1010S的工作周期内 ,吸 91A 电流，则充电速度最小为 *1011A/S，要求 P/G网必须占有足够大的布线面积。 为 ， P/G网必然非常复杂，必须使用顶两层粗网与低两层细网，共占用 4层布线资源。 3GHz工作频率要求，在 P/G网分析中，必须采用复杂的RLC等效电路模型。 11/23/2020 EDA Lab., Tsinghua University 15 P/G网的拓扑形式级等效模型 11/2。阅读剩余 0%
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