数字电子技术课程设计-数字钟设计

数字电子技术课程设计-数字钟设计内容摘要：

其输出也为 8421BCD 码。 本实验采 用两片 74LS191 来产生 60 进制和 24 进制 ， 秒个位计数单元为１０进制计数器， 本实验将 Q3 和 Q1 通过与非门 74LS00 接到 PL 来实现 ， 秒十位计数单元为６进制计数器， 本实验将 Q1 和 Q2 通过与非门 74LS00 接到 PL 来实现 ， 分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同， 如图 4 所示。 时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为 24 进制计数器， 所以在两块 74LS191 构成的 100 进制中截取 24，就得在 24 的时候进行异步清零。 24 进制计数功能的电路如图 5 所示。 D015Q03D11Q12D210Q26D39Q37RCO13CLK14E4D/U5PL11TC12U77 4 L S 1 9 1D015Q03D11Q12D210Q26D39Q37RCO13CLK14E4D/U5PL11TC12U57 4 L S 1 9 1123U 9 : A7 4 L S 0 0456U 9 : B7 4 L S 0 056U 1 0 : C7 4 L S 0 4U5( CLK )1Hz 脉冲信号输入显示译码器接口 图 4 60 进制计数器电路 数字电子技术课程设计报告 湖北工业大学 涂明 9 D015Q03D11Q12D210Q26D39Q37RCO13CLK14E4D/U5PL11TC12U 1 57 4 L S 1 9 1D015Q03D11Q12D210Q26D39Q37RCO13CLK14E4D/U5PL11TC12U 1 87 4 L S 1 9 1123U 2 1 : A7 4 L S 0 0456U 2 1 : B7 4 L S 0 01110U 1 0 : E7 4 L S 0 4123U 2 2 : A7 4 L S 0 8显示译码器接口分进位脉冲显示译码器接口 图 5 24 进制计数器电路 4）译码驱动及显示单元 计数器实现了对时间的累计以 8421BCD 码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用 74LS48 作为显示译码电路，选用 八段共阴 LED 数码管作为显示单元电路 ，如图 6 所示。 数字电子技术课程设计报告 湖北工业大学 涂明 10 A7QA13B1QB12C2QC11D6QD10BI/RBO4QE9RBI5QF15LT3QG14U 1 67 4 L S 4 8A7QA13B1QB12C2QC11D6QD10BI/RBO4QE9RBI5QF15LT3QG14U 1 97 4 L S 4 8 图 6 译码驱动和显示电路 5）校时电源电路 当重新接通电源或走时出现误差时都需要对时间进行校正。 通常，校 正时间的方法是：首先截断正常的计数通路，然后再进行人工 触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。 根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。 图 7 所示 为所设计的 校时电路。 校时开关功能表 K2 K1 功能 0 0 计数 0 1 校分 1 0 校时 1—— 闭合， 0—— 断开 数字电子技术课程设计报告 湖北工业大学 涂明 11 1 23U 2 3 : A7 4 L S 0 0。