硬件工程师笔试试题四份

硬件工程师笔试试题四份内容摘要：

怎样判断。 如何消除。 （汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。 解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 你知道那些常用逻辑电平。 TTL 与 COMS电平可以直接互连吗。 （汉王笔试） 常用逻辑电平： 12V， 5V， ； TTL 和 CMOS 不可以直接互连，由于 TTL是在 之间，而 CMOS则是有在 12V的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。 TTL 接到CMOS 需要在输出端口加一上拉电阻接到 5V或者 12V。 1如何解决亚稳态。 （飞利浦－大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。 在这个稳定期间，触发器输出一些中间级电平，或者 可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 1 IC设计中同步复位与异步复位的区别。 （南山之桥） 1 MOORE 与 MEELEY 状态机的特征。 （南山之桥） 1多时域设计中 ,如何处理信号跨时域。 （南山之桥） 1给了 reg的 setup,hold 时间，求中间组合逻辑的 delay范围。 （飞利浦－大唐笔试） Delay period setup – hold 1时钟周期为 T,触发器 D1 的建立时间最大为 T1max，最小为 T1min。 组合 逻辑电路最大延 迟为 T2max,最小为 T2min。 问，触发器 D2 的建立时间 T3和保持时间应满足什么条件。 （华 为） 1给出某个一般时序电路的图，有 Tsetup,Tdelay,Tckq,还有 clock 的 delay,写出决 定最大时钟的因素，同时给出表达式。 （威盛 VIA 上海笔试试题） 1说说静态、动态时序模拟的优缺点。 （威盛 VIA 上海笔试试题） 1一个四级的 Mux,其中第二级信号为关键信号如何改善timing。 （威盛 VIA 上海笔试试题） 给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。 （未知） 2逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优 点），全加器等等。 （未知） 2卡诺图写出逻辑表达使。 （威盛 VIA 上海笔试试题） 2化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。 （威盛） 2 please show the CMOS inverter schmatic,layout and its cross sectionwith P well its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛笔试题 circuit ） 2 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 2为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大。 （仕兰微电子） 2用 mos管搭出一个二输入与非门。 （扬智电子笔试） 2 please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 （威盛笔试题 circuit ） 2画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。 （ Infineon 笔 试） 画出 CMOS的图，画出 towtoone mux gate。 （威盛 VIA 上海笔试试题） 3 用一个二选一 mux 和一个 inv 实现异或。 （飞利浦－大唐笔试） 3画出 Y=A*B+C 的 cmos电路图。 （科广试题） 3用逻辑们和 cmos电路实现 ab+cd。 （飞利浦－大唐笔试） 3画出 CMOS电路的晶体管级电路图，实现 Y=A*B+C(D+E)。 （仕兰微电子） 3利用 4 选 1 实现 F(x,y,z)=xz+yz’。 （未知） 3给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化 简）。 3给出一个简单的由多个 NOT,NAND,NOR 组成的原 理图，根据输入波形画出各点波形。 （ Infineon 笔试） 3为了实现逻辑（ A XOR B） OR （ C AND D），请选用以下逻辑中的一种，并说明为什 么。 1） INV 2） AND 3） OR 4） NAND 5） NOR 6） XOR 答案：NAND（未知） 3用与非门等设计全加法器。 （华为） 给出两个门电路让你分析异同。 （华为） 4用简单电路实现，当 A 为输入时，输出 B 波形为„（仕兰微电子） 4 A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中 1 的个数比 0 多，那么 F 输出为 1，否则 F 为 0），用与非门实现，输入数目没有限制。 （未知） 4用波形表示 D 触发器的功能。 （扬智电子笔试） 4用传输门和倒向器搭一个边沿触发器。 （扬智电子笔试） 4用逻辑们画出 D 触发器。 （威盛 VIA 上海笔试试题） 4画出 DFF的结构图 ,用 verilog 实现之。 （威盛） 4画出一种 CMOS 的 D 锁存器的电路图和版图。 （未知） 4 D 触发器和 D 锁存器的区别。 （新太硬件面试） 4简述 latch 和 filp。