硬件开发工程师笔试题

硬件开发工程师笔试题内容摘要：

s. 1如何解决亚稳态。 （飞利浦－大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。 在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平 可以沿信号通道上的各个触发器级联式传播下去。 解决方法： 1 降低系统时钟频率 2 用反应更快的 FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 1 IC 设计中同步复位与异步复位的区别。 （南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。 异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。 1 MOORE 与 MEELEY 状态机的特征。 （南山之桥） Moore 状态机的输出仅与当前状态值有关 , 且只在时钟边沿到来时才会有状态变化 . Mealy 状态机的输出不仅与当前状态值有关 , 而且与当前输入值有关 , 这 1多时域设计中 ,如何处理信号跨时域。 （南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。 例如：时钟域 1中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。 这个同步器就是两级 d触发器，其时钟为时钟域 2的时钟。 这样做是怕时钟域 1中的这个信号，可能不满足时钟域 2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。 这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。 所以通常只同步很少位数的信号。 比如控制信号，或地址。 当同步的是地址时，一般该地址应采用格雷码，因为格雷码每 次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。 1给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 （飞利浦－大唐 1时钟周期为 T,触发器 D1的寄存器到输出时间最大为 T1max，最小为T1min。 组合逻辑电路最大延迟为 T2max,最小为 T2min。 问，触发器 D2的建立时间 T3 和保持时间应满足什么条件。 （华 为） T3setupT+T2max,T3holdT1m。