eda試卷及答案很好的eda技术复习资料

eda試卷及答案很好的eda技术复习资料内容摘要：

面积优化），以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化。 P238A. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。 P134A. 立即完成 B. 在进程的最后完成C. 按顺序完成 D. 都不对9. 不完整的IF语句，其综合结果可实现__A__。 P147A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路10. 状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 P221A. 一位热码编码 B. 顺序编码C. 状态位直接输出型编码 D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。 LIBRARY IEEE。 USE。 USE。 ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CNT10。 ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS (CLK) BEGIN IF CLK39。 EVENT AND CLK = 39。 139。 THEN 边沿检测 IF Q1 10 THEN Q1 = (OTHERS = 39。 039。 )。 置零 ELSE Q1 = Q1 + 1。 加1 END IF。 END IF。 END PROCESS。 Q = Q1。 END bhv。 2. 下面是一个多路选择器的VHDL描述，试补充完整。 LIBRARY IEEE。 USE。 ENTITY bmux IS PORT ( sel : IN STD_LOGIC。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END bmux。 ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。 139。 ELSE B。 END bhv。 三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE。 1USE。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 CLK : IN STD_LOGIC。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 6END LED7SEG。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 EVENT AND CLK = 39。 139。 THEN 13 TMP = A。 14 END IF。 15 END PROCESS。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 20 WHEN 0001 = LED7S = 0000110。 21 WHEN 0010 = LED7S = 1011011。 22 WHEN 0011 = LED7S = 1001111。 23 WHEN 0100 = LED7S = 1100110。 24 WHEN 0101 = LED7S = 1101101。 25 WHEN 0110 = LED7S = 1111101。 26 WHEN 0111 = LED7S = 0000111。 27 WHEN 1000 = LED7S = 1111111。 28 WHEN 1001 = LED7S = 1101111。 29 END CASE。 30 END PROCESS。 31END one。 321. 在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2. 修改相应行的程序：错误1 行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0)。 错误2 行号： 29 程序改为：该语句后添加 WHEN OTHERS = LED7S = 0000000。 四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE。 USE。 ENTITY HAD IS PORT ( a : IN STD_LOGIC。 b : IN STD_LOGIC。 c : OUT STD_LOGIC。 d : OUT STD_LOGIC )。 END ENTITY HAD。