计算机组成原理课程设计-基于eda和fpga技术的8位模型计算机的设计与实现

计算机组成原理课程设计-基于eda和fpga技术的8位模型计算机的设计与实现内容摘要：

1 000 000 100 010000 01 01ED82 0 0 0 0 0 0 0 1 1 110 110 110 000010 02 00C048 0 0 0 0 0 0 0 0 1 100 000 001 001000 03 00E004 0 0 0 0 0 0 0 0 1 110 000 000 000100 04 00B005 0 0 0 0 0 0 0 0 1 011 000 000 000101 05 01A206 0 0 0 0 0 0 0 1 1 010 001 000 000110 06 919A01 1 0 0 1 0 0 0 1 1 001 101 000 000001 07 00E00D 0 0 0 0 0 0 0 0 1 110 000 000 001101 10 001001 0 0 0 0 0 0 0 0 0 001 000 000 000001 11 01ED83 0 0 0 0 0 0 0 1 1 110 110 110 000011 12 01ED87 0 0 0 0 0 0 0 1 1 110 110 110 000111 13 01ED8E 0 0 0 0 0 0 0 1 1 110 110 110 001110 14 01ED96 0 0 0 0 0 0 0 1 1 110 110 110 010110 15 038201 0 0 0 0 0 0 0 1 1 000 001 000 000001 16 00E00F 0 0 0 0 0 0 0 0 1 110 000 000 001111 17 00A015 0 0 0 0 0 0 0 0 1 010 000 000 010101 20 01ED92 0 0 0 0 0 0 0 1 1 110 110 110 010010 21 01ED94 0 0 0 0 0 0 0 1 1 110 110 110 010100 22 01A010 0 0 0 0 0 0 0 1 1 010 000 000 010000 23 018001 0 0 0 0 0 0 0 1 1 000 000 000 000001 24 062020 0 0 0 0 0 1 1 0 0 010 000 000 010001 25 010A01 0 0 0 0 0 0 0 1 0 000 101 000 000001 26 00D181 0 0 0 0 0 0 0 0 1 101 000 110 000001 7 控制台解释微程序 为了在实验台上用键盘输入程序和数据到内存，以及通过 液晶屏显示输出，设计了 3个控制台操作命令，通过安检 SWA 和 SWB 组合实现，同时根据微代码 的设计可以将控制台设计为如下的解释微程序。 控制台键盘译码微程序流程如图 所示。 图 控制台键盘译码微程序流程 运行指令流程图 根据每条机器指令执行的微操作顺序，微程序流程图如下图： 8 第三章 具体设计过程 各个主要基本部件设计 在设计模型机的主要的顺序是从底层开始设计，逐步向上设计，最后实现顶层的电路图的设计。 算术逻辑部件 （ ALU） ALU 是计算机的核心部件之一，它能执行加法和减法等算术运算，也能执行“与”、“或”等逻辑运算。 ALU 的基本功能根据 74LS181 的功能用 VHDL 编辑而成的。 本次设计中的运算器功能部件可以对 8 为数据进行算术 /逻辑运算，采用 硬件描述语言 VHDL 设计。 该元件，共有两个数据输入端 A[7… 0]、 B[7… 0],S[3… 0]控制执行 16 种算术 /逻辑运算中的一种， M端控制操作方式的选择（算术运算和逻辑运算）， CN 表示进位标志（进位和无进位）。 具体设计如下： LIBRARY IEEE。 USE。 USE。 ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。 A : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M : IN STD_LOGIC。 CN : IN STD_LOGIC。 CO : OUT STD_LOGIC。 FZ : OUT STD_LOGIC )。 END ALU181。 ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0)。 BEGIN A9 = 39。 039。 amp。 A。 B9 = 39。 039。 amp。 B。 PROCESS(M,CN,A9,B9,S) BEGIN CASE S IS WHEN 0000 = IF M=39。 039。 THEN F9=A9 + CN。 ELSE F9=NOT A9。 END IF。 WHEN 0001 = IF M=39。 039。 THEN F9=(A9 OR B9) + CN。 ELSE F9=NOT(A9 OR B9)。 END IF。 WHEN 0010 = IF M=39。 039。 THEN F9=(A9 OR (NOT B9))+ CN。 ELSE 9 F9=(NOT A9) AND B9。 END IF。 WHEN 0011 = IF M=39。 039。 THEN F9= 000000000 CN。 ELSE F9=000000000。 END IF。 WHEN 0100 = IF M=39。 039。 THEN F9=A9+(A9 AND NOT B9)+ CN。 ELSE F9=NOT (A9 AND B9)。