电子技术课程设计--数字电子钟的设计

电子技术课程设计--数字电子钟的设计内容摘要：

图 3 秒信号发生电路 “时”“分”“秒”计数器电路 计数器电路用来完成 60 秒 60 分及 24 小时的计数工作，且秒计数器的进位脉冲可以作为分计数器的输入脉冲，同理分计数器的进位脉冲可以作为小时计数器的输入脉冲。 “秒”、“分”、“时”计数器电路采用双 BCD 同步加法计数器CD4518，由图 (a)得到的秒脉 冲送图 3a 秒计数器，由此完成 60 秒计数功能。 由 74LS08 的 3 脚输出信号即为 60 秒的进位时脉冲。 2 1 3 图 4 秒计数器 进位脉冲 Q 晶振 32768HZ 74LS08 14 13 12 11 10 6 5 4 3 16 2 15 7 9 1 8 CD4518 VDD CP1 1HZ脉冲 十 位 个 位 QD2 QC2 QB2 QA2 CP2 QD1 QC1 QB1 QA1 C1 +VDD +5V C2 320P +5V 16 15 14 13 12 11 10 9 Q10 Q8 Q9 R CP1 CP0 CP0 Q12 Q13 Q14 Q6 Q5 Q7 Q4 VSS 1 2 3 4 5 6 7 8 74LS74 1C 1/4 5 1D 6 7 Q 1HZ 74LS74 电子技术课程设计（报告） 4 图 (a)中， QA QB QC QD1 为秒个位上十进制显示的二进制 BCD 码，QA QB QC QD2 为秒十位上 6 进制 BCD 码，当十位要显示十进制 6 时即 0110，QB QC2 位均为 1，利用此条件，经 74LS08（四二 输入与门）内部与门输出为 1即高电平，给 15 脚，高电平使 CD4518 一组十位上的计数输出全部为 0 并向前输出一高电平，其他时候为低电平，此脉冲即为分脉冲的输入信号。 CD4518 15脚和 2 脚分别为清零端，当它为高电平时， QD～ QA=0 为低电平，执行计数功能，其脉冲输入有 2 个方式，从 2 脚 10 脚输入时，为下降沿计数，此时 9 脚 1 脚接低电平才有效，否则不能计数，计数脉冲信号从 9 脚 1 脚输入时，从脉冲的上升沿开始计数，此时， 2 脚 10 脚应高电平才有效，否则不能计数。 分计数器与秒计数器完全相同。 不同之处在于输出的脉冲不同，前 者是 1HZ，这里是 1/60 HZ。 时计数器为 24 进制计数，基本电路与分秒计数器相同。 不同的是找出 24 进制的复位脉冲即显示 24 时个位及十位共 8 个输出端全部清零。 十位为 0010（显示 2）时，个位为 0100（显示 4）时全部清零即 00 点。 选十位的 QB=1 和个位的QC=1，通过与门 74LS08 给 CD4518 的 15 脚与 7 脚为高电平，使输出 QA～ QD全为 0 从而实现 24 进制，此进位脉冲即为一天的计数脉冲，此设计中未使用。 时计数器电路如图 (b)： 图 5 时计数器 4 单元电路设计 译码显示电路设计 由计数器得到的 4 位二进制码的必须通过译码后转为人民习惯的数字显示。 如 12： 54： 30 的二进制码为 00010010： 01010100： 00110000。 译码之后再驱动7 段数码管显示时、分、秒。 使能端 ENP=ENT=1,因它总处于计数状态， U9 为高位片， U12 为低位片， U12 的 CLK 输入由秒信号产生器提供。 当 U12 的由 100124 小时进位脉冲 QD QC QB QA QD QC QB QA VD 74LS08 14 13 12 11 10 6 5 4 3 16 2 15 7 1 9 8 1/3600 脉冲 电子技术课程设计（报告） 5 状态跳转为 1010 时，通过与非门给。