电子信息工程毕业论文---cdma数字移动通信系统信道编码的实现

电子信息工程毕业论文---cdma数字移动通信系统信道编码的实现内容摘要：

统 中得到了 广泛 的 应用。 CRC 校 验原 理 CRC 校 验 采用多 项 式 编码 方法，被 处 理的 数 据 块 可以看作是一 个 n阶 二 进 制多 项 式，由 121 2 1 0nnnna x a x a x a   来 表示，例如一 个 8 位二 进 制 数 10100101可以表 示为： 7 6 5 4 3 2 1 01 0 1 0 0 1 0 1x x x x x x x x      。 多 项 式乘除法 运 算 过 程与普通代 数 多 项 式的乘除法相同；多 项 式的加 减 法 运 算以 2 为 模 ， 加 减时 不 进 、错 位 ， 和 逻辑 异或 运 算一致，即以 2 为 模的加法和 减 法是等价的。 CRC 加 8 位编码器尾部 卷积 编码 符号 重复 交织 ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） ； ； ；（ kbit/s） 7 CRC 校 验 的基本思想是 ： 利 用 线形编码理论 ，在 发 送方根据要 传 送的 k 位二进 制序列，以一定的 规则产 生 r 位校 验 用的 监督码 （即 CRC 码 ），并附在信息后边 ，构成一 个 新的二 进 制代 码 序列共 n=k+r 位，最 后发 送出去（其格式如 图 所示） ； 在接收方， 则 根据信息 码和 CRC 码之间 所遵循的 规则进 行校 验 ，以确定 传 送中是否出 错。 图 2 2 添加了 CRC 的数据结构图 CRC 编码 算法 采用 CRC 校 验时，发 送方和接收方使用同一 个 生成多 项 式 g(x)(生成多 项 式是 标 准化的 ,我们 可以根据具体需要自行 选择 )， 将 最后的 余数 作 为 CRC 校 验码。 其实现 步 骤 如下： （ 1） 设待发 送的 数 据 块 是 m位的二 进 制多 项 式 t(x)，生成多 项 式 为 r 阶 的 g(x)。 在 数 据 块 的末尾添加 r 个 0， 数 据 块 的 长 度增加到 m+r 位， 对应 的二 进 制多 项 式 为 rxt x。 （ 2）用生成多 项 式 ()gx去除  rxt x ，求得 余数为 r1 阶 的二 进 制多 项 式()yx。 此二 进 制多 项 式 y(x)就是 t(x)经过 生成多 项 式 g(x)的 CRC 校 验码 多 项 式。 （ 3）用  rx t x 以模 2 的方式 减去 y(x)， 则对应 的二 进 制序列就是包含了 CRC校 验码的 待 发 送字符串。 用表 达式来 表示以上三 个 步 骤为 ： ( ) ( )()( ) ( )rx t x y xqxg x g x (21) 其中 ()qx 是商多 项 式， y(x)是 余数 多 项 式。 则 有 ( ) ( ) ( ) ( ) ( )rx t x y x g x q x T x   (22) ()Tx即是所要 发 送的 资 料及其 CRC 码。 （ 4）接收方校 验时 ，以 计 算的校正 结 果是否 为 0 为 根据，判 断资 料是否出错。 从 CRC 的 编码规则可 以看出， CRC 编码实际 上 是将 待 发 送的 m位二 进 制多k 位（信息位） r 位（校验位） 8 项 式 t(x)转换 成了可以被 g(x)除 尽 的 m+r 位二 进 制多 项 式 T(x)，所以解码 时 可以用接收到的 数 据去除 g(x)，如果 余数为 零 则传输 正确 ,否 则 在 传输过 程中肯定存在错误。 同 时 T(x)可以 看作是由 t(x)和 CRC 校 验码的组 合，所以 译码时将 接收到的二 进 制 数 据去掉尾部的 r 位，得到的就是原始 数 据。 卷积 编 码 卷积码是分组的，但它的监督元不仅与本组的信息元有关，还与前若干组的信息有关。 这种码的纠错能力强，不仅可纠正随机差错，而且可纠正突发差错。 卷积码根据需要，有不同的结构及相应的纠错能力，但都有类似的编码规律。 卷积码的描述方式有多种：生成矩阵、生成多项式、 D变换，以及主要用于译码的树图、 trellis 图和状态转移图等。 卷积码的生成矩阵与分组码不同，他是一个半无限矩阵（如式（ 1））。 这也就导致了卷积 码在编码上的输出是有头无尾的，即每个信息段的输出都是无穷的。 实际中，通过在信息段的后面增加 k个 0 来分割，因为在连续输入 k 个 0 后输出也为 0。 G = (23) 其中： gi为 b 中第 i个输入 ui的系数矩阵。 卷积编码将输入的 k 个信息比特编成 n个比特输出，特别适合以串行形式进行传输，时延小。 卷积编码器的一般形式如图 23 所示，它包括：一个由 N 段组成的输入移位寄 存器，每段有 k 级，共 Nk 个寄存器；一组 n个模 2 和相加器；一个由 n级组成的输出移位寄存器，对应于每段 k个比特的输入序列，输出 n个比特。 卷积码记为（ n， k， N） ,其中 N 为约束长度， R＝ k/n 为编码效率。 12101210kkgggggggg  9 一次输入 Nk 级移位寄存器 k 个比特 信息 卷积码输出序列 图 2 3 卷积编码器的一般形式 交织技术 在陆地移动通信 这种变参信道上，持续较长的深衰落谷点会影响到相继一串的比特，使比特差错常常成串发生。 然而，信道编码仅能检测和校正单个差错和不太长的差错串。 为了解决成串的比特差错问题，采用了交织技术：把一条消息中的相继比特分散开的方法，即一条信息中的相继比特以飞相继方式发送，这样即使在传输过程中发生了成串差错，恢复成一条相继比特串的消息时，差错也就变成单个（或者长度很短）的错误比特，这是再用信道再用纠正随机差错的编码技术（ FEC）消除随机差错。 例如：在移动通信中，信道的干扰、衰落等产生较长的突发误码，采用交织就可以使 误码离散化，接收端用纠正随机差错的编码技术消除随机差错，能够改善整个数据序列的传输质量。 原理：经过（ n0， k0， m）卷积码编码器输出的由 n0 比特组成的码字，被存储到一个（ n0i）即 n0 行 i列的块交织矩阵中，其后按矩阵列的方法读取并输出序列。 这样， n0 个连续编码比特在读出串行序列中被（ i1）个比特相同成为离散编码比特分布。 1 2 „ k 1 2 „ k 1 2 „ k 1 2 „ n 10 3 FPGA原理 FPGA 是英文 Field－ Programmable Gate Array的缩写，即 现场可编程门阵列 ，它是在 PAL、 GAL、 CPLD等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路（ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编 程器件门电路数有限的缺点。 FPGA工作原理 FPGA采用了逻辑单元阵列 LCA（ Logic Cell Array）这样一个概念，内部包括可配置逻辑模块 CLB（ Configurable Logic Block）、输出输入模块 IOB（ Input Output Block）和内部连线（ Interconnect）三个部分。 FPGA的基本特点主要有： 1）采用 FPGA设计 ASIC 电路，用户不需要投片生产，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 电路的中试样片。 3） FPGA 内部有丰富的触发器和 I／ O 引脚。 4） FPGA是 ASIC 电路中设计周期最短 、开发费用最低、风险最小的器件之一。 5) FPGA采用高速 CHMOS 工艺，功耗低，可以与 CMOS、 TTL电平兼容。 可以说， FPGA芯片 是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA 是由存放在片内 RAM 中的程序来设置其工作状态的，因此，工作时需要对片内的 RAM 进行编程。 用户可以根据不同的配置模式，采用不同的编程方式。 加电时， FPGA芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后，FPGA 进入工作状态。 掉电后， FPGA 恢复成白片，内部逻辑关系消失，因此，FPGA 能 够反复使用。 FPGA 的编程无须专用的 FPGA 编程器，只须用通用的EPROM、 PROM 编程器即可。 当需要修改 FPGA 功能时，只需换一片 EPROM即可。 这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。 因此，FPGA 的使用非常灵活。 11 FPGA的应用 FPGA 的应用可分为三个层面：电路设计，产品设计，系统设计 FPGA 的应用 连接逻辑，控制逻辑是 FPGA早期发挥作用比较大的领域也是 FPGA应用的基石．事实上在电路设计中应用 FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用 IP 的设计将成为一个热门行业。 把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是 FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工 具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的， FPGA 技术是一个实现手段在这个领域， FPGA 因为具备接口，控制，功能 IP，内嵌 CPU 等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是 FPGA技术应用最广大的市场。 系统级的应用是 FPGA与传统的计算机技术结合，实现一种 FPGA版的计算机系统如用 Xilinx V4, V5 系列的 FPGA，实现内嵌 POWER PC CPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑 LINIX等系统这个系统也就支持各种标准外设和功能接口（如 图像 接口）了这对于快速构成 FPGA大型系统来讲是很有帮助的。 VHDL 语言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，诞生于 1982 年 [18]。 1987 年底， VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具有硬件特征的语句外， VHDL的语言形式和描述风格与句法是 十分类似于一般的 12 计算机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 FPGA 的 开发 流 程 ：用任何文本编辑器都可以进行，通常 VHDL文件保存为 .vhd 文件， Verilog 文件保存为 .v 文件 ； 能仿真 ：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） ； ：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。 逻辑综合软件会生成 .edf（ edif）的 EDA 工业标准文件 ； ：将 .edf 文件调入 PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到 FPGA 内 ； ：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。 （也叫后仿真） ； ：确 认仿真无误后，将文件下载到芯片中。