eda技术及应用试卷4套含答案

eda技术及应用试卷4套含答案内容摘要：

std_logic_vector(2 downto 0)。 y:out std_logic_vector(5 downto 0))。 end multi3。 architecture a of multi3 is signal temp1:std_logic_vector(2 downto 0)。 signal temp2:std_logic_vector(3 downto 0)。 signal temp3:std_logic_vector(4 downto 0)。 begin temp1=a when b(0)=„1‟ else “000”。 temp2=(aamp。 „0‟) when b(1)=„1‟ else “0000”。 temp3=(aamp。 “00”) when b(2)=„1‟ else “00000”。 y=temp1+temp2+(„0‟amp。 temp3)。 end a。 功能：三位乘法器 五、用 VHDL 编程 设计一个 4 位二进制数的加 /减法器，控制输入端为 c，当 c=1 时，做加法运算；当 c=0 时，做减法运算。 Library ieee。 Use。 Use。 Entity subadd is Port(c:in std_logic。 A,b:in std_logic_vector(3 downto 0)。 S:out std_logic_vector(3 downto 0)。 Co:out std_logic)。 End subadd。 Architecture a of subadd is Signal a1,a2,a3:std_logic_vector(4 downto 0)。 Begin Process Begin A1=„0‟amp。 a。 A2=„0‟amp。 b。 If c=„1‟ then A3=a1+a2。 Else A3=a1a2。 End if。 S=a3(3 downto 0)。 Co=a3(4)。 End process。 End a。 六、简答题 什么是并行语句。 什么是顺序语句。 两者有何区别。 信号和变量有何区别。 《 EDA 技术与应用 》试卷 C 一、 填空题 （每题 2分，共 １ 0 分） 在 VHDL 中最常用的库是（ ）标准库，最常用的数据包是（ ）数据包。 VHDL 的实体声明部分指定了设计单元的（ ），它是设计实体对外的一个通信界面，是外界可以看到的部分。 在 VHDL的端口声明语句中，端口方向包括（ ）、（ ）、（ ）和（ ）。 在用 VHDL 语言设计电路时，一般要求文件名与（ ）名一致，后缀 是（ ）。 在 VHDL中，标准逻辑位数据有（ ）种逻辑值。 二、 选择题（每题 2分，共 10分） 在 VHDL 的端口声明语句中，用（ ）声明端口为输出方向。 A、 IN B、 OUT C、 INOUT D、 BUFFER 在 VHDL 中，（ ）不能将信息带出对它定义的当前设计单元。 A、信号 B、常量 C、 数据 D、变量 在 VHDL中，（ ）的数据传输不是立即发生的，目标信号 的赋值需要一定的延时时间。 A、 信号 B、常量 C、数据 D、变量 在 VHDL中，为目标变量赋值的符号是（ ）。 A=： B、 = C、： = D、 = 在下列标识符中，（ ）是 VHDL合法的标识符。 A、 4h_adde B、 h_adde_ C、 h_adder D、 _h_adde 三、程序分析（每题 10分，共 40 分） 要求： （ 1） 将标有下划线语句补充完整（ 3分） （ 2） 解释后带 **的语句（ 3分） （ 3） 说明该程序逻辑功能（ 4分） 程序 1 LIBRARY ieee。 USE。 entity is ** port (a :in std_logic_vector(3 downto 0)。 sel:。 d:out std_logic)。 end xuan2。 architecture a of xuan2 is begin process(sel) begin case is ** when 00 =d=a(0)。 ** when 01 =d=a(1)。 when 10 =d=a(2)。 when others =d=a(3)。 end case。 end process。 end a。 程序 2 Library ieee。 Use。 Entity multi3 is Port(a,b:in std_logic_vector(2 downto 0)。 y: )。 end。 architecture a of multi3 is signal temp1:std_logic_vector(2 downto 0)。 signal temp2:std_logic_vector(3 downto 0)。 signal temp3:std_logic_vector(4 downto 0)。 ** begin temp1=a when b(0)=‘ 1’ else “ 000”。 ** temp2=(aamp。 ‘ 0’ ) when b(1)=‘ 1’ else “ 0000”。 temp3=(aamp。 “ 00” ) when b(2)=‘ 1’ else “ 00000”。 y=temp1+temp2+(‘ 0’ amp。 temp3)。 ** end a。 程序 3 library ieee。 Use。 Entity sevenbcd is Port(s:in integer range 0 to 9。 ** G,f,e,d,c,b,a:out std_logic)。 End sevenbcd。 Architecture a of sevenbcd is Signal y:。 Begin Process(s) ** Case s is When 0 =y=0111111。 ** When 1 =y=0000110。 When 2 =。 When 3 =y=1001111。 When 4 =y=1100110。 When 5 =y=1101101。 When 6 =y=1111101。 When 7 =y=0000111。 When 8 =y=1111111。 When 9 =y=1101111。 When others =y=0000000。 End case。 End process。 a=y(0)。 b=y(1)。 c=y(2)。 d=y(3)。 e=y(4)。 f=y(5)。 g=y(6)。 End a。 程序 4 LIBRARY IEEE。 USE。 ENTITY jk4 IS PORT(J, K:IN STD_LOGIC。 clk:。 prn, clr: IN STD_LOGIC。 q,qb:OUT STD_LOGIC)。 END jk4。 ARCHITECTURE a OF jk4 IS qtmp, qbtmp:。 BEGIN PROCESS(clk, prn, clr, j, k) BEGIN IF prn=39。 039。 THEN qtmp=39。 139。 qbtmp=39。 039。 ** ELSIF clk39。 event AND clk=39。 139。 tHEN IF clr=39。 039。 THEN qtmp=39。 039。 qbtmp=39。 139。 ELSIF j=39。 039。 AND k=39。 039。 THEN NULL。 ELSIF j=39。 039。 AND k=39。 139。 THEN qtmp=39。 039。 qbtmp=39。 139。 ELSIF j=39。 139。 AND k=39。 039。 THEN qtmp=39。 139。 qbtmp=39。 039。 ELSE qtmp=NOT qtmp。 qbtmp=NOT qbtmp。 ** END IF。 END IF。 q=qtmp。 qb=qbtmp。 ** END PROCESS。 END a。 四、 设计一个比较器，用于实现两个 4 位二进制数的比较，真值表如下： （ 20分） 输入信号 输出信号 A[3..0] B[3..0] F1 F2 F3 AB 1 0 0 A=B 0 1 0 AB 0 0 1 五、简答题（ 20分） VHDL语言结构体的描述方式有哪几种。 试述各自的特点。 什么是并行语句。 什么是顺序语句。 两者有何区别。 《 EDA 技术与应用 》试卷 C 答案。