基于400msps14-bit18vcmos直接数字合成器ad

基于400msps14-bit18vcmos直接数字合成器ad内容摘要：

= 400 MSPS, NBSFDR,177。 1 MHz 15 图 12. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 图 13. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 图 14. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 16 图 15. FOUT = 160 MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 图 FOUT = MHz, FCLK = 400 MSPS（绿色） , 4 100 MSPS（红色）， 20 20 MSPS（蓝色） 图 FOUT = MHz, FCLK = 400 MSPS（绿色） ,4 100MSPS（红色）， 20 20 MSPS（蓝色） 17 工作原理 元件区 （ DDS core） 输出信号的频率由用户的可编程的频率调谐字（ FTW）确定。 器件的输出频率和系统时钟（ SYSCLK）之间的关系定义为 fo=(FTW)(fs)/232 0≤ FTW≤ 231 fo=fs (1(FTW/232)) 231FTW2321 该阶段的输出功率是幅值经由该 COS（Ｘ）功能块和该 DAC 得出的。 在应用中， 该输出信号零相位是可取的。 简单地镶嵌该 FTW。 它唯一的导致该 DDS 核心保持它的电流相位价值。 控制位要求该阶段输出到零。 在上升沿、该阶段电平为 1。 但是该缓冲存储器电平为 0。 在触发前为高电平一直持续到该阶段存贮器 I / O 第一次变换。 （ PLL） 锁相环放大输出频率。 该锁相环是５位 REFCLK 放大器控制函数寄存器２的 7:3位。 当编程有效从 0x04 到 0x14（４十进制到 20 十进制）时 , 该锁相环并联 REFCLK 输入频率通过该引脚对应内部十进制数。 然而、锁相环极限输出频率被限制在 400 MHz。 每当该锁相环发生变化 ,用户应该知道，那时候必须是分配给允许该锁相环锁定（大约 1 ms）。 该锁相环通过编程特征值超过 4 到 20（十进制）路的范围。 当作为旁路时、该锁相环被关闭以节省电源。 AD9951 在不同的时钟脉冲下有不同的操作方法。 适合于差动或单端输入时钟脉冲并启动芯片内部振荡器及锁相环路（锁相环）放大器全部控制经由用户可编程序的位。 AD9951 可能是合用配置的六种运行方式产生该系统时钟之一。 该方式配置利用该 CLKMODE 选择管脚CFR14和 CFR27:3。 连接该芯片内管脚 CLKMODESELECT 到逻辑高电平启动该芯片内晶体振荡器电路。 该芯片内振荡器是启动、用户的 AD9951把外部的晶体管与该 REFCLK和 REFCLKB输入到生产一个低频基准时钟在 20 MHz 至 30 MHz 之间连接在一起。 通过振荡器缓冲，在集成电路芯片之前产生的信号，这个缓冲信号经由该引脚 CRYSTAL 与外面的管脚连接有效。 控制 CFR14可用于启动或使该缓冲无效、打开或空闲的系统时钟，振荡器本身不会长时间掉电，以免打开同一晶体振荡器。 记录 CFR29到逻辑高电平，启动该晶体振荡器的输出缓冲器。 逻辑低电平接 CFR29引脚时，使该振荡输出缓冲无效。 连接 CLKMODESELECT 到逻辑低电平使该芯片内振荡器和该振荡该振荡器无效时、外部的振荡器必须提供该 REFCLK 及 REFCLKB 信号，输出缓冲无效。 在差动运行时、这个引脚是用互补的使运转的信号。 因为单端的工作时、 电容器应该连接在未用的管脚和模拟电源之间。 用适当的电容器使时钟输入管脚偏压是 V。 另外 ,该锁相环是用来锁定该基准频率是一个在４至 20 之间整数值。 表４输入时钟的工作方式概述提示了该锁相环放大器是由该 CFR27:3 位时钟脉冲来控制 、与该 CFR14控制无关。 18 表 CFR14 CLKMODESELECT CFR27:3 振荡器使能。 系统时钟 频率范围（ MHz） 低 高 3M21 是 FCLK=FOSCM 80 FCLK 400 低 高 M4 或M20 是 FCLK=FOSC 20 FCLK 30 低 低 3M21 不是 FCLK=FOSCM 80 FCLK 400 低 低 M4 或M20 不是 FCLK=FOSC 10 FCLK 400 高 Ｘ Ｘ 不是 FCLK=0 N/A （ DAC output） AD9951具有一个集成的电流输出的 14位 DAC。 不同的最大 DACs,内存储器中的参考 AVDD,非 AGND。 两路互补的输出提供组合的满刻度输出电流（ IOUT）。 差动输出降低了可能在 DAC输出中出现的共模噪声，增强了信噪比。 满刻度电流由连接在 DACISET 引脚和模拟地之间的外部电阻（ RSET）控制。 满刻度电流与电阻值之间的比例关系为 RSET=DAC 输出的最大满刻度电流输出是 15 mA，但是通 常限制在 10 mA，以保持最佳不失真自由动态范围 SFDR 内的性能。 DAC 输出应在（ AVDD V）到（ AVDD + V）范围内 .电压若超出这个范围，将引起过多的 DAC 失真，并且可能潜在地损坏 DAC 输出电路。 应适当注意DAC 输出电路的负载，保证输出电压在允许工作范围内。 I/O 端口功能 AD9951串行端口很灵活、同时串联的 muni阳离子端口允许联接于许多工业标准微型控制器和微处理器。 该串联的 I / O端口 patible用最大同步传送格式 ,包括 Motorola 6905 /11 SPI和 Intel8051 SSR读出状态寄存器议定书。 该接口可读／写通向全部的寄存器，配置AD9951。 MSB或 LSB转接格式是配套该 AD9951串行接口端口可以是配置一致地单一的管脚 I / O（ SDIO） ,允许 2线接口或二单向的插脚适合于在／外面的（ SDIO / SDO）、依次启动 3线内外观。 二个随意的插脚 IOSYNC和 CS,启动更大的适应性适合于系统设计 AD9951。 寄存器地址表如表 5所列。 表 寄存器名称（串联的地址） 地址范围 MSB Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB Bit 0 默认值 控制功能 寄存器 1（ CFR1）（ 0x00） 7:0 开 闲置 DAC断电 时钟输入断电 外电源向下方式 闲置 SYNC_CLK向外截止 闲置 0x00 19 15:8 闲置 闲置 AutoClr阶段 输出不使能 闲置 清除阶段 SDIO唯一的输入 LSB开始 0x00 23:16 自动装置同步使能 软件手册同步 闲置 0x00 31:24 闲置 载荷ARR @_Ｉ／ O UD OSK使能 OSK自动键 0x00 控制功能寄存器 2（ CFR2）（ 0x01） 7:0 REFCLK倍频器 0x00或 0x01，或 0x02或 0x03∶并联的倍频器0x04至 0x14∶ 4至 20倍增 VCO范围 输入电流 1:0 0x00 15:8 闲置 高速同步使能 硬件手册同步使能 CRYSTAL向外引脚起作用 闲置 0x00 23:16 闲置 0x00 振幅标度因子（ ASF）（ 0x02） 7:0 振幅比例因子寄存器 7:0 0x00 15:8 自动缓变率速度控制 1:0 振幅比例因子寄存器 13:8 0x00 振幅缓变率（ ARR）（ 0x03） 7:0 振幅缓变率寄存器 7:0 0x00 频率调节字7:0 频率调节字 07:0 0x00 20 （ FTW0）（ 0x04） 15:8 频率调节字 015:8 0x00 23:16 频率调节字 023:16 0x00 31:24 频率调节字 031:24 0x00 相位偏移字（ POW0）（ 0x05） 7:0 相位偏移字 07:0 0x00 15:8 闲置1:0 相位偏移字 013:8 0x00 控制功能寄存器 1（ CFR1） CFR2被用来控制 AD9951的各种功能、特性及工作模式。 每位的功能将在下面进行详细说明。 CFR131:27∶闲置。 CFR126∶振幅缓冲负载调节控制 CFR126 = 0（ 缺省 ）。 由于 I/O更新输入信号，所以该振幅缓变率计时器调幅负荷在超时（计时器 = = 1）不负荷。 CFR126 = 1。 振幅缓变率计时器调幅负荷在超时（计时器 = = 1）或在 I / O更新输入信号的时候。 CFR125∶ 外形振幅键控启动控制 CFR125 = 0（ 缺省 ）。 外形振幅键控调幅支路。 CFR125 =。 当启动时、 CFR124控制该运行方式适合于这些功能。 CFR124∶自动的外部振幅键控启动控制（唯一的正当的当 CFR125调幅高电平有效）时 CFR124 = 0（ 缺省 ）。 当 CFR125有源调幅时、逻辑导通 CFR124启动该手控的外部振幅键控运算分析。 各振幅模型发送给 DAC乘以该振幅标度因子。 看该外部振幅键控二次发射控制适合于详情。 CFR124 = CFR125有源调幅时 ,逻辑 1导通 CFR124启动该自动的外部振幅键控器。 触发器 OSK引脚高处将使该输出数量锯齿形向上从零按该振幅标度因子规定以阻止资源通过该振幅缓变率的速度。 触发器 OSK管脚将引起该输出到锯齿形向下从该振幅标度因子想要零比例尺在该振幅缓变率。 看该外形振幅键控截面适合于细节。 CFR123∶自动同步启动控制 当 CFR123 = 0（ 缺省 ）时。 AD9951自动同步并联调幅特征停止。 当 CFR123 = 1时 . AD9951自动同步有源调幅特征的方式。 该装置将同时 发生它的内部同步在（ SYNC_CLK）定位到信号之前转送 SYNC_IN输入时钟脉冲。 AD9951同时并联发生截面适合于细节。 CFR122∶ AD9951软件手控同步并联 当 CFR122 = 0（ 缺省 ）时。 该手控同步调幅特征停止。 当 CFR122 = 1时 .手控的。 该 SYNC_CLK上升沿被一个 SYNC_CLK 周期和控制调幅推进。 为了推进该上升沿并联定时，这个控制需要进行调整。 AD9951在同时发生并联二次发射控制适合于细节。 CFR121:14∶闲置。 CFR113∶自动清除相位累加位。 21 当 CFR113 = 0（ 缺省 ）时 ,一个新的频率调节字将加到相位累加器的输入，并且附加在当前存储值上。 当 CFR113 = 1时 .这个位将自动同步清除（装入 0）相位累加器。 CFR112∶正弦／余弦选择位 当 CFR112 = 0（ 默认 ）时。 角振幅转换逻辑使用余弦函数。 当 CFR112 = 1时 .角振幅转换逻辑使用正弦函数。 CFR111∶闲置。 CFR110∶清理相位累加器位。 当 CFR110 = 0（ 缺省 ）时。 该阶段累加器正常作用。 当 CFR110 = 1时 .相位累加 器被同步清除，并持续清除，直到周期结束。 CFR19∶ SDIO仅作为输入。 当 CFR19 = 0（ 默认 ）时。 SDIO引脚双向运行（两线串行编程模式）。 当 CFR19 = 1时 .串行数据 I / O引脚（ SDIO）被设置为只作为输入引脚（三线串行编程模式）。 CFR18∶最低有效位（ LSB first）（只有当 I/O端口被设置为串行端口时，此位才有效）。 当 CFR18。