eda技术与教程

eda技术与教程内容摘要：

直接相关，因此可移植性差。 （ 5） 只有在设计出样机或生产出芯片后才能进行实测。 相比之下， EDA技术有很大不同： （ 1） 采用 HDL 对数字电子系统进行抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计各个阶段、各个层次 进行计算机模拟验证，保证设计过程的正确性。 可以大大降低设计成本，缩短设计周期。 （ 2）库（ Library）的引入。 EDA工具之所以能够完成各种自动设计过程，关键是有各类库德支持。 如果逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。 这些库都是 EDA设计公司与半导体生产厂商紧密合作、共同开发的。 （ 3） 设计文档的管理。 某些 HDL 语言也是文档型的语言（如 VHDL），极大地简化设计文档的管理。 （ 4） 强大的系统建模、电路仿真功能。 EDA技术中最为瞩目的功能，即最具有现代电子设计特 性的功能是日益强大的逻辑设计仿真测试技术。 EDA仿真测试技术只需通过计算机，就能对所设计的电子系统从各种不同层次的系统性特点完成一系列准确的测试与仿真操作，在完成实际系统的安装后，还能对系统上的目标器件进行所谓边界扫描测试。 这一切都极大地提高了大规模系统电子设计的自动化程度。 如果与传统的使用专用功能器件等分离元件构成的应用电子系统的技术性能和设计手段相比， EDA技术及其设计系统具有更加明显的优势。 （ 5） 具有自足知识产权。 无论传统的应用电子系统设计得如何完美，使用了多么先进的功能器件，如某公司的单片机、 CPU、 DSP 处理器、数字锁相环或其他特性功能的 IC，都掩盖不了一个无情的事实，即该系统对于设计者来说，没有任何自主知识产权可言，因为系统中的关键性的器件并非出自设计者之手，这将导致该系统在许多情况下的应用直接受到限制，而且有时是致命的。 如该系统中某关键器件失去供货来源，或作为极具竞争性的产品批量外销，或应用于关键的军事设备中等情况。 基于 EDA技术的设计则不同，由于 HDL 表达的成功的专用功能设计在实现目标方面有很大的可选性，它既可以用不同来源的通用 FPGA/CPLD实现，也可以直接以 ASIC来实现，设计者拥有完 全的自主权，再无受制于人之虞。 （ 6） 开发技术的标准化、规范化以及 IP 核的可利用性。 传统的电子设计方法至今没有任何标准规范加以约束，因此，设计效率低，系统性能差，开发成本高，市场竞争能力小。 以单片机或 DSP 开发为例，每一次新的开发，必须选用具有更高性价比和更适合设计项目的处理器，但由于不同的处理器的结构，语言和硬件特性有很大差异，设计者 每一次都必须重新了解和学习相关的知识，如重新了解器件的详细结构和电气特性；重新设计该处理器的功能软件（由于不同 CPU 间语言的不兼容性）；甚至重新购置和了解新的开发系统和编译软件。 EDA技术则完全不同，它的设计语言是标准化的，不会由于设计对象的不同而改变；它的开发工具是规范化的， EDA软件平台支持任何标准化的设计语言；它的设计成果是通用性的， IP 核具有规范化的接口协议。 良好的可移植与可测试性，为高效高质的系统开发提供了可靠的保证。 （ 7） 适用于高效率大规模系统设计的自顶向下设计方案。 从电子设计方法学来看， EDA技术最大的优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。 传统的电子设计技术中，由于没有规范的设计工具和表达方式，无法进行这种先进的设计流程。 （ 8） 全方位地利用计算机自动设 计、仿真和测试技术。 EDA不但在整个设计流程上充分利用计算机的自动设计能力，在各个层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试（边界扫描技术）。 对于传统的设计方法，如单片机仿真器的使用仅仅只能在最后完成的系统上进行局部的硬件仿真调试，在整个设计的中间过程是无能为力的。 至于硬件系统测试，由于现在的许多系统主板不但层数多，而且许多器件都是 BGA(BallGrid Array)封装，所有引脚都在芯片的底面，焊接后普通的仪器仪表无法接触到所需要的信号点， 因此无法测试。 （ 9） 对设计者的硬件知识和硬件经验要求低。 对于传统的电子设计而言，对电子设计工程师似乎有更多的要求：他在电子技术理论和设计实践方面必须是行家里手；他不但应该是软件高手，同时还是经验丰富的硬件设计能工巧匠；他必须熟悉针对不同单片机或 DSP 器件开发系统的使用方法和性能，还必须知道许多器件的封装形式和电器特性，知道不同的在线测试表的使用方法和性能指标；他要熟练掌握大量的与设计理论和优化技术毫无关系得技能技巧，不得不事无巨细，事必躬亲。 所有这一切显然不符合现代电子技术发展的需求，首先不符合快速换代的产 品市场要求，不符合需求巨大的人才市场要求。 EDA技术的标准化和 HDL 设计语言与设计平台对具体硬件的无关性，式设计者能更大程度地将自己的才智和创造力集中在设计项目性能的提高和成本的降低上，而将更具体的硬件实现工作让专业部门来完成。 显然，高技术人才比经验性人才的培养效率要高得多。 （ 10） 高速性能好。 这是与以 CPU为主的电路系统相比。 以软件方式控制操作和运算的系统速度显然无法与纯硬件系统相比，因为软件是通过顺序执行指令的方式来完成控制和运算步骤的，而用 HDL 语言描述的系统是以并行方式工作的。 以对 A/D 进行数据采样控 制为例，采样周期包括对 A/D 工作时序的控制和将每一次获得的数据存入 RAM(或 FIFO)中。 工作于 12MHz 晶振频率的 MCS51 系列单片机对 A/D 控制的采样频率为 20KHz 上下，即约每秒两万次。 但若用 FPGA中设计的状态机来完成同样的工作，若对于具有流水线采样工作时序的 A/D 来说，只需两个状态即可完成一次采样，状态间转换的时间仅为一个时钟周期，而如果 FPGA的工作频率是 100MHz，则采样度可达50MHz。 事实上，许多要求高可靠的智能控制系统完全可以利用 EDA技术以全硬件来实现。 例如状态机就是很好的 选择。 它的运行方式类似于 CPU，但却有良好的可靠性和高速的性能。 因为在外部强干扰情况下，状态机的死机（进入非法状态）情况是可预测的，这包括非法状态的数量和进入状态的可测性，以及是否已进入的非法状态的可判断性。 因为状态机的非法状态的编码方式和数量是明确的，从而确保了恢复正常状态各种措施的绝对可行性。 EDA 技术的发展趋势 （ 1）设计输入工具的发展趋势 早期 EDA工具设计输入普遍采用原理图输入方式，以文字和图形作为设计载体和文件，将设计信息加载到后续的 EDA工具，完成设计分析工作。 原理图输入方式的 优点是直观，能满足以设计分析为主的一般要求，但是原理图输入方式不适合用 EDA综合工具。 20世纪80 年代末，电子设计开始采用新的综合工具，设计描述开始由原理图设计描述转向以各种硬件描述语言为主的编程方式。 用硬件描述语言描述设计，更接近系统行为描述，且便于综合，更适于传递和修改设计信息，还可以建立独立于工艺的设计文件，不便之处是不太直观，要求设计师学会编程。 很多电子设计师都具有原理图设计的经验，不具有编程经验，所以仍然希望继续在比较熟悉的符号与图形环境中完成设计，而不是利用编程完成设计。 为此， EDA公司在 90年代相继推出一批图形化免编程的设计输入工具，它们允许设计师用他们最方便并熟悉的设计方式，如框图、状态图、真值表和逻辑方程建立设计文件，然后由 EDA工具自动生成综合所需的硬件描述语言文件。 （ 2）具有混合信号处理能力的 EDA 工具 目前，数字电路设计的 EDA工具远比模拟电路的 EDA工具多，模拟集成电路 EDA工具开发的难度较大，但是，由于物理量本身多以模拟形式存在，所以实现高性能的复杂电子系统的设计离不开模拟信号。 因此， 20 世纪 90 年代以来 EDA工具厂商都比较重视数 /模混合信号设计工具的开发。 对数字信号的语言描述 ， IEEE 已经制定了 VHDL 标准，对模拟信号的语言正在制定 AHDL 标准，此外还提出了对微波信号的 MHDL 描述语言。 具有混合信号设计能力的 EDA工具能处理含有数字信号处理、专用集成电路宏单元、数模变换和模数变换模块、各种压控振荡器在内的混合系统设计。 美国 Cadence、 Synopsys等公司开发的 EDA工具已经具有混合设计能力。 （ 3）更为有效的仿真工具的发展 通常，可以将电子系统设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程的电路级仿真。 系统级仿真主要验证系统的功能；电路级仿真主要验证系统的性 能，决定怎样实现设计所需的精度。 在整个电子设计过程中仿真是花费时间最多的工作也是占用EDA工具资源最多的一个环节。 通常，设计活动的大部分时间在做仿真，如验证设计的有效性、测试设计的精度、处理和保证设计要求等。 仿真过程中仿真收敛的快慢同样是关键因素之一。 提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系统级仿真中系统级模型的建模，电路级仿真中电路级模型的建模。 预计在下一代 EDA工具中，仿真工具将有一个较大的发展。 （ 4）更为理想的设计综合工具的开发 今天，电子系统和电路的集成规模越来越大，几乎不可能直接 面向版图做设计，若要找出版图中的错误，更是难上加难。 将设计者的精力从繁琐的版图设计和分析中转移到设计前期的算法开发和功能验证上，这是设计综合工具要达到的目的。 高层次设计综合工具可以将低层次的硬件设计一起转换到物理级的设计，实现不同层次的不同形式的设计描述转换，通过各种综合算法实现设计目标所规定的优化设计。 当然，设计者的经验在设计综合中仍将起到重要的作用，自动综合工具将有效地提高优化设计效率。 设计综合工具由最初的只能实现逻辑综合，逐步发展到可以实现设计前端的综合，直到设计后端的版图综合以及测试综合的理想且完 整的综合工具。 设计前端的综合工具，可以实现从算法级的行为描述到寄存器传输级结构描述的转换，给出满足约束条件的硬件结构。 在确定寄存器传输结构描述后，由逻辑综合工具完成硬件的门级结构的描述，逻辑综合的结果将作为版图综合的输入数据，进行版图综合。 版图综合则是将门级和电路级的结构描述转换成物理版图的描述，版图综合时将通过自动交互的设计环境，实现按面积、速度和功率完成布局布线的优化，实现最佳的版图设计。 人们希望将设计测试工作尽可能地提前到设计前期，以便缩短设计周期，减少测试费用，因此测试综合贯穿在设计过程的始终。 测试 综合时可以消除设计中的冗余逻辑，诊断不可测的逻辑结构，自动插入可测性结构，生成测试向量；当整个电路设计完成时，测试设计也随之完成。 面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的 EDA工具，使用统一的集成化设计环境，改变传统设计思路，即优先考虑具体物理实现方式，而将精力集中到设计构思、方案比较和寻找优化设计等方面，以最快的速度开发出性能优良、质量一流的电子产品。 今天的 EDA工具将向着功能强大、简单易学、使用方便的方向发展。 基于可编程逻辑器件的数字系统设计流程 随着计算机与微电子技术的发展，电子设计自动化（ EDA,Electronic Design Automation）和可编程逻辑器件的发展都非常迅速，熟练地利用 EDA软件进行 PLD 器件开发已成为电子工程师必须掌握的基本技能。 先进的 EDA工具已经从传统的自下而上的设计方法改变为自顶向下的设计方法，以硬件描述语言来描绘系统级设计，并支持系统仿真和高层综合。 ASIC的设计与制造，电子工程师在实验室就可以完成。 这都得益于 PLD 期的出现及功能强大的软件支持。 使用 CPLD/FPGA芯片设计电子系统时，一般都需 要借助 CPLD 或 FPGA制造公司所提供的开发系统来完成。 例如， Altera 公司提供的 MAX+plus‖和 Quartus 开发系统， Lattice公司提供的 ispDesign Expert 开发系统， Xilinx公司提供的 Foundation 和 ISE 开发系统。 CPLD/FPGA设计越来越复杂，使用硬件描述语言设计可编程逻辑电路已经成为大势所趋，目前最主要的硬件描述语言是 VHDL 和 VerilogHDL。 这两种语言已被确定为 IEEE标准。 完成整个设计需要以下几个步骤： （ 1）用硬件描 述语言 VHDL 或 VerilogHDL 或电路原理图的方式输入需要完成的逻辑电路。 （ 2） 使用逻辑综合工具，将源文件调入逻辑综合软件进行逻辑分析处理，即将高层次描述（行为或数据流级描述）转化为低层次的网表输出（寄存器与门级描述），逻辑综合软件会生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工业标准文件。 这些文件是用户在设计中使用各种逻辑门以及这些逻辑门之间的连接的描述。 这一步在 PLD 开发过程中最为关键，影响综合质量的因素有两个，即代码质量和综合软件性能。 （ 3）使用实现工具（ Implementation Tools)将这些逻辑门和内部连线映射到 FPGA或CPLD 芯片中。 实现工具包括映射工具（ Mapping Tool)和布局布线工具（ Placeamp。 Route Tool）。 映射工具把逻辑门映射到 FPGA芯片中的查找表（ LUT）单元或 CPLD 芯片中的通用逻辑单元（ GLB），布局布线工具将这些逻辑门和逻辑。