eda技术与vhdl课程设计数字式竞赛抢答器

eda技术与vhdl课程设计数字式竞赛抢答器内容摘要：

下 — 来主持人提问若回答正确，主持人按加分按钮 键 6，若回答错误，按减分按钮 键 5，抢答计分模块 JFQ 将给对应的组加分或者减分，并将组该的总分显示在对应的选手计分数码管上。 完成第一轮抢答后，主持人清零，接着重新开始。 详图参见附录图 第 3 章 电路设计 模块 按键锁存模块 3 . ５ 模块图形如下 ： 图（ 1） 正确使用 QUARTUS II 软件，对应的 VHDL程序进行编译，编译成功后然后打包即可。 LIBRARY IEEE。 USE。 USE。 ENTITY love is port(clk,in1,in2,in3,in4,rst:in std_logic。 clk:1hz 时钟； in1,in2,in3,in4：四组输入；rst：复位信号 o1,o2,o3,o4,o5:out std_logic)。 o1,o2,o3,o4,o5:输出信号 end love。 architecture one of love is signal block1:std_logic。 begin p1:process(clk,in1,in2,in3,in4) variable count:std_logic_vector(7 downto 0)。 begin IF (clk39。 event and clk=39。 139。 ) THEN IF (rst=39。 139。 )THEN 复位 o1=39。 039。 o2=39。 039。 o3=39。 039。 o4=39。 039。 o5=39。 039。 block1=39。 039。 count:=00000000。 elsIF(in1=39。 139。 ) THEN ６ IF (block1=39。 039。 )THEN o1=39。 139。 block1=39。 139。 count:=00000001。 end IF。 elsIF(in2=39。 139。 ) THEN IF (block1=39。 039。 )THEN o2=39。 139。 block1=39。 139。 count:=00000001。 end IF。 elsIF(in3=39。 139。 ) THEN IF (block1=39。 039。 )THEN o3=39。 139。 block1=39。 139。 count:=00000001。 end IF。 elsIF(in4=39。 139。 ) THEN IF (block1=39。 039。 )THEN o4=39。 139。 block1=39。 139。 count:=00000001。 end IF。 end IF。 IF(count/=00000000) THEN 报警 3秒 IF (count=00000011)THEN count:=00000000。 o5=39。 039。 ELSE count:=count+1。 o5=39。 139。 end IF。 end IF。 end IF。 end process p1。 end one。 计分显示模块 3 . 程序编译 模块图形如下 ： ７ 图（ 2） LIBRARY IEEE。 USE。 USE。 ENTITY you1 is port(c1,c2,c3,c4,S1,S2,reset1:in std_logic。 s1:高电平加，低电平减； s2:每次步进 1分；reset1：计分复位信号 you1h,you1l,count2h,count2l:buffer std_logic_vector(3 downto 0)。 数码管输出 count3h,count3l,count4h,count4l:buffer std_logic_vector(3 downto 0))。 数码管输出 end you1。 architecture bk of you1 is SIGNAL E:STD_LOGIC_VECTOR(3 DOWNTO 0)。 begin P1:PROCESS(S1) BEGIN IF S1=39。 139。 THEN E=0001。 ELSE E=1111。 end IF。 end process P1。 p2:process(S1,S2,reset1,c1,c2,c3,c4) begin ８ IF (reset1=39。 139。 )THEN 计分复位 you1h=0001。 you1l=0000。 count2h=0001。 count2l=0000。 count3h=0001。 count3l=0000。 count4h=0001。 count4l=0000。 elsIF (S239。 EVENT AND S2=39。 139。 ) THEN。