基于fpga的dds波形发生器的设计论文

基于fpga的dds波形发生器的设计论文内容摘要：

S 这种方法产生任意波是一种简单、低成本的方法，通过增加波形点数可以使输出达到很高的精度，这都是其他方法所无法比拟的。 自 80 年代以来各国都在研制 DDS 产品，并广泛的应用于各个领域。 其中以 AD 公司 的产品比较有代表性。 如 AD700 AD9850、AD985 AD985 AD9858 等。 其系 统时钟频率从 3OMHz 到 300MHz不等，其中的 AD9858 系统时钟更是达到了 1GHz。 这些芯片还具有调制功能。 如 AD70OS 可以产生正交调制信号，而 AD9852 也可 以产生 FSK、 PSK、线性调频以及幅度调制的信号。 这些芯片集成度高内部都集 成了 D/A 转换器，精度最高可达 12bit。 同时都采用了一些优化设计来提高性能。 如 这些 芯片中大多采用了流水技术，通过流水技术的使用，提高了相位累加器的工作频 率， 从而使得 DDS 芯片的输出频率可以进一步提高。 通过运用流水技术在保证相位 累加 器工作频率的前提下，相位累加器的字长可以设计得更长，如 AD9852的相位累 加器 达到了 48 位。 而不是之前型号的 32 位，这样输出信号的频率分辨率大大提高了。 同时 为了抑止杂散，这些芯片大多采用了随机抖动法提高无杂散动态范围 (这是由于 DDS 的周期性，输出杂散频谱往往表现为离散谱线，随机抖动技术使离散谱线均匀 化，从而提高输出频谱的无杂散动态范围 )。 运用 DDS 技术生产的 DDS 任意波型信号发生器是较新的一类信号源，并且已经广泛投入使用。 它不仅能产生传统函数信号发生器能产生的正弦波、方波、三角波、锯齿波，还可以产生任意编辑的波形。 由于 DDS 的自身特点，还可以很容易的产生一些数字 调制信号，如 FSK、 PSK 等。 一些高端的信号发生器甚至可以产生通讯信 号。 同时输出波形的频率分辨率、频率精度等指标也有很大的提高。 如 HP 公司的 HP33120 可以产生 10mHz 一 15MHz 的正弦波和方波。 同时还可以产生 10mHz 一 5MHz 的任意波形。 任意波形深度 16000点。 采样率 40M，还具备了调制功能，可以产生 AM、 FM、 F sK、碎发、扫频等信号。 HP 公司的 HP33250 可以产生 1uHZ 一 80MHz 的 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 9 正弦波和方波，产生 luHz 到 25MHz 的任意波形，任意波形深度 64K点，采样率 200M。 同时也具备了 AM、 FM、 FSK、碎发、扫频等功能。 BK P REC ISION 公司 的 407O A 型函数级任意波形发生器正弦波和方波输出频率 DC 一 MHz 频率分辨率 10mHz。 同时还具有AM、 FM、 PM、 SS B、 BPSK 、 FSK、 碎发 、 DTMF Generation 和DTMFDeteetion 的功能。 除了在仪器中的应用外， DDS 在通信系统和雷达系统中也有很重要的用途。 通过 DDS 可以比较容易的产生一些通信中常用的调制信号如 :频移键控 (FSK ) 、 二 进 制 相移 键 控 (BP sK) 和 正 交 相 移 键控(QPSK)。 DDS 可以产生两路相位严格正 交的信号，在正交调制和解调中的到广泛应用，是一中很好的本振源。 在雷达中通过 DDS 和 P LL 相结合可以产生毫米波线性调频信号， DDS 移相精度高、频率捷变快和发射波形可捷变等优点在雷达系统中也可以得到很好的发挥。 DDS 的原理 及性能特点 DDS 的 基本 原理 直接 数字式频率合成 （ DDS）技术是近年来随着数字集成电路和微电子技术 的发展而迅速发展起来的一种新的频率合成技术。 DDS一般由相位累加器、波形存储器、数模转换器及低通滤波器组成 ,结构框图如下图 21 所示。 其基本原理就是将波形数据先存储起来，然后在频率控制字 K 的作用下，通过相位累加器从存储器中读出波形数据，最后经过数 /模转换和低通滤波后输出频率合成。 这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 10 图 21： DDS 基本原理框图 相位累加器由 N 位加法器与 N 位累加寄存器级联构成，结构如图 22 所示。 每来一个时钟脉冲，加法器就将频率控制字 K 与累加器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。 累加寄存器将加法器 在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。 这样，相位累加器在时钟脉冲作用下，不断地对频率控制字进行线性相位累加。 由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器溢出的频率就是 DDS 的输出的信号频率。 用相位累加器输出的数据作为波形存储器（ ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值的转换。 由于 DDS 的模块化结构，其输出波形由波形查找表中的数据来决定，因此，只需改变查找表中的数据，就能很方便地利用 DDS 产生 正弦波 、 方波、三角波 等任意波形。 图 22 DDS 相位累加器 N 位累加器 N 位寄存器 N 频率控制字 K 相位累加器 D/A转换器 波形存储器 低通滤波器 频率控制字 K 基准时钟 CLK N 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 11 DDS 的优点 (l)输出频率相对带宽较宽 输出频率带宽为 50%fs(理论值 )，但考虑到低通滤波器的特性和设计难度以及对输出信号的散杂抑制，实际输出带宽仍可达到 40%fs。 (2)频率转换时间短 DDS 是一个开环系统，无任何反馈环节 这种结构使得 DDS 的频率转换时间极短。 事实上，在 DDS 频率控制字改变之后，需经过一个时钟周期后按照新的相位增量累加，才能实现频率的转换。 因此，频率时间等于频率控制字的传输时间，也就是一个时钟周期的时间。 时钟频率越高，转换时间越短。 DDS 的转换时间可达纳微秒级数量级，比使用其他的频率合成方法都要短数个数量级。 (3)频率分辨率高 若时钟 fs 的频率不变， DDS 的频率分辨率就是由相位累加器的位数N 决定。 只要增加相位累加器的位数 N 即可获得任意小的频率分辨率。 目前，大多数 DDS 的分辨率在 1Hz 数量级，许多小于 1mHz 甚至更小。 (4)相位变化连续 改变 DDS 输出频率，实际上改变的是每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续。 (5)输出波形的灵活性 只要在 DDS 内部加上相应控制如调频控制 FM，调相控制 PM 和调幅控制 AM 即可以方便灵活实现调频，调频和调幅等功能，产生 FSK，PSK， ASK， MSK 等信号。 另外，只要在 DDS 的波形存储器存放不同波形数据，就可以实现各种波形的输出，如三角波，锯齿波和矩形波甚至是任意波形。 当 DDS 的波形存储器分别存放正弦和余弦 函数表时，即可得到正交的两路输出。 (6)其他优点 由于 DDS 中几乎所有部件都属于数字电路，易于集成，功耗低，体积小，重量轻，可靠性高，且易于程控，使用相当灵活，因此性价比极高。 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 12 DDS 的缺点 (l)输出带宽范围有限 由于 DDS 内部 DAC 和波形存储器 (ROM)的工作速度有限，使得 DDS输出的最高频率有限。 目前市场上采用 C MOS， TTL， EcL，工艺制作的 DDS 芯片，工作频率一般在几十 MHz 至 400MHz 左右。 采用GaAS 工艺的 DDS 芯片工作频率可达 2GHz 以上。 (2)输出散杂大 由于 DDS 采 用全数字结构，不可避免地引入了散杂。 其来源主要由三个：相 位累 加器 相 位舍 入 误差 造成 的 散杂 ；幅 度 量化 误 差造 成的 散 杂和 DAC 非理想特性造成的散杂。 本章小结 本章首先介绍了 频率合成技术的发展和分类以及 频率合成技术的技术指标，接着介绍了 直接数字频率合成技术的现状及应用 ，紧接着详细地介绍了 DDS 的工作原理和各主要组成部分的功能与基本结构。 最后介绍了 DDS 的优缺点。 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 13 第 3 章 FPGA 及其开发环境简介 现场可编程门阵列（ FPGA）简介 FPGA(Field Programmable Gate Array)即现场可编程门阵列，它是在 PAL、 GAL、 EPLD 等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路 (ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA 的使用非常灵活，同一片 FPGA 通过不同的编程数据可以产生不同的电路功能。 FPGA 在通信、数据处理、网络、仪器、工业控制、军事和航空航天等众多领域得到了广泛应用。 随着功耗和成本的进一步降低， FPGA 还将进入更多的应用领域。 FPGA 的基本组成部分有可编程输入 /输出单元、基本可编程逻辑单元、嵌入式 RAM 块、丰富的布线资源、底层嵌入功能单元等。 （ 1）可编程输入输出单元 可编程输入输出单元（ IOE）是芯片和外界电路的接口部分，完成不同电气特性下对输入 /输出信号的驱动与匹配需要。 为了使 FPGA 有更灵活的应用，目前大多数 FPGA 的 I/O 单元被设计成可编程模式，通过软件的灵活配置，可以适配不同的电气标准和物理特性，调整匹配阻抗特性、上下拉电阻、输出驱动电流大小等。 一般来说， FPGA支持的常见电气标准有 LVTTL、 LVCOMS、 SSTL、 HSTL、 LVDS、 LVPECL和 PCI 等。 （ 2）基本可编程逻辑单元 基本可编程逻辑单元（ LE）是可编程逻辑器件的主体，可以根据设计灵活地改变其内部连接与配置，完成不同的逻辑功能。 每个 LE 包含了一个 4 输入的查找表（ LUT）、一个带有同步使能的可编程触发器、一个进位链和一个级联链。 查找表完成纯组合逻辑功能；寄存器配置相当灵活，可配置为带同 /异步复位 /置位、时钟使能的触发器或者配置为锁存器。 （ 3）嵌入式 RAM 块 大多数 FPGA 都有内嵌的块 RAM（ Block RAM）。 FPGA 内部嵌入可编程 哈尔滨工业大学 华德应用技术学院 毕业设计（论文） 14 RAM 模块，大大地拓展了 FPGA 的应用范围和使用灵活 性。 在本文中实现的过程中，块 RAM 是设计不可或缺的资源，内部 RAM 的使用节省了片外器件，从而节省了系统成本。 FPGA 内嵌的块 RAM 一般可以灵活配置为单端口 RAM（ Single Port RAM）、双端口 RAM（ Double Ports RAM）、伪双端口 RAM（ Pseudo DPRAM）、 CAM（ Content Adderssable Memory）、 FIFO（ First In First Out）等常用存储结构。 （ 4）布线资源 布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能 力和传输速度。 FPGA 内部有着非常丰富的布线资源，这些布线资源根据工艺、长度、宽度和分布位置的不同而不同的等级，有一些是全局性的专用布线资源，用以完成器件内部的全局时钟和全局复位 /置位的布线；一些叫做长线资源，用以完成器件 Bank间的一些高速信号和一些第二全局时钟信号的布线，也称为 Low Skew信号的布线；还有一些叫做短线资源，用以完成基本逻辑单元之间的逻辑互联与布线。 （ 5）底层嵌入功能单元 这里所说的底层嵌入功能单元指的是那些通用程度较高的嵌入式功能模块，比如 PLL、 DSP、 CPU 等，随着 FPGA 的发 展，这些功能模块被越来越多的嵌入到 FPGA 内部，以满足不同场合的要求。 在本设计中，选用的 FPGA 是 Altera 公司的 Cyclone II 系列的 EP2C5Q208。 Cyclone II 是 Altera 公司 Cyclone 系列的第二代产品，由于采用了低 K 介质的 90nm 工艺制造，从而将产品成本降低 30%，同时将逻辑密度提升 3 倍。 另外， CycloneII 系列的 FPGA 采用了 的内核电压，将功耗降到了非常低的范围。 EP2C5 提供的硬件资源包括了： 4608个可编程逻辑单元； 26 个 M4K RAM 块，总比特数达 119,808bits，可以配置成真正双端口模式，最高工频率为 260MHz； 13 个 18 位 18位的嵌入式硬件乘法器，每个乘法器可配置成两个 9 位 9 位的。