eda技术与应用实验与课程设计指导书

eda技术与应用实验与课程设计指导书内容摘要：

lone 器件 Cyclone现场可编程门 阵列系列基于 、 m全铜层 SRAM工艺，其密度增加至 20200个逻辑元件（ LE）， RAM增加至 228KB。 它具有生成时钟的锁相环以及 DDR SDR和快速 RAM（ FCRAM）存储器所需的专用双数据率（ DDR）接口等。 Cyclone器件支持多种 I/O 标准，包括 640Mbps的LVDS，以及频率为 33MHz和 66MHz、数据宽度为 32位和 64 位的 PCI。 新型可编程架构 Cyclone系列器件基于一种全新的低成本架构，从设计之初就充分考虑了成本的节省问题，因此可以为价格敏感的应用提供全 新的可编程的解决方案。 低成本 FPGA的设计过程要面临许多的挑战，其中最具挑战性的就是如何在性能、特性以及价格中间找到一个合适的定位。 FPGA 设计师必须找到一个平衡点，以确保在可编程片上系统（ SOPC）方案中既可以提供充足的逻辑单元和存储器容易，又不会使价格过高。 Cyclone器件设计时选择了较小的封装形式，以提供给用户足够的 I/O管脚和良好的功耗特性。 在此基础上，根据封装的物理尺寸定义裸片连接点的最大尺寸，装入尽可能多的逻辑结构和存储器块，从而保证每种封装都装入最多的逻辑资源。 Cyclone架构如图 3所示，垂直结构的逻辑单元（ LE）、嵌入式存储块和锁相环（ PLL）周围环绕着 I/O 单元（ IOE），高效的内部连续和低延时的时钟网络保证了每个结构单元之间时钟和数据信号的连通性。 器件周围分区工作的 I/O 单元被划分为不同的 I/O 块。 这些 I/O块支持一系列单端和差分I/O电平标准，包括 SSTL SSTL3以及最高 311Mbps的 LVDS接口标准。 每个 I/O单元包含有3 个寄存器，以实现双倍数据速率（ DDR）的应用，另外还包含其他的 I/O特性相关电路，如总线驱动能力可编程、总线保持以及电平摆率可编程等。 图 3 EP1C20器件平面图 I/O块配备了专门的外部存储器接口电路。 该接口电路大大简化了与外部存储器（包括 DDR SDRAM和 FCRAM器件）的数据交换过程，可以达到 266Mbps（ 133MHz时钟频率）的最大数据交换速率。 Cyclone器件支持 32B/66MHz PCI接口。 每个 I/O单元提供从管脚到 FPGA内核的多条路径，以便器件满足相关的建立和保持时间。 Cyclone器件的容量最小为 2910个逻辑单元及 59904B存储器，最大为 20200个逻辑单元和逻辑阵列 块 (ALB) M4K RAM块 I/O单元 PLLs EDA 实验指导书 7 294912B存储器。 所有 Cyclone 器件由最多 8 个全局时钟线组成的全局时钟网络驱动。 从器件的任何位置都可以访问这些时钟线，它们的驱动源可以是输入引脚、锁相环的输出时钟、 DDR/PCI接口的输入信号以及内部逻辑生成的输出信号，如图 4所示。 图 4 Cyclone器件时钟网络 嵌入式存储资源 Cyclone器件为在 FPGA上实现低成本的数字信号处理（ DSP）系统提供了一个理想的平台。 它为设计工程师提供了灵活的硬件解决方案，能够实现设计中所需的多个乘法器。 Cyclone器件中的 M4K块可用来实现软乘法器，以满足图像处理、音频处 理和消费类电子系统的需要。 软乘法器可以根据所需数据位宽、系数位宽来定制，并且根据需要选择精度。 利用 M4K 块，可采用并行乘法方式或分布式运算方式来实现不同数据宽度的软乘法器。 这两种不同的实现方法提供了等待时间、存储器利用率和乘法器尺寸上的灵活性。 图 5 显示了使用 Cyclone FPGA 的 M4K 块并采用分布式运算方式实现的有限脉冲响应（ FIR）滤波器。 表 26汇总了在 Cyclone器件的 M4K块中可以实现的乘法器的数量。 图 5 用 M4K块采用分布式算法实现 FIR滤波器 表 26 在 M4K块中实现 18 18位乘法器 器件 M4K 块的数量 用 M4K 块可实现的乘法器的数量 EP2C5 13 5 EP1C4 17 6 EP1C6 20 7 EP1C12 52 20 EP1C20 64 25 专用外部存储接口电路 DDR SDRAM拥有与 SDR相同的结构，但是在时钟的上升沿和下降沿都传输数据，从而使数据交换的带宽加倍。 FCRAM 则是一种延迟时间较低、基于 SRAM功能架构的存储器件。 在大容量、低功耗的应用环境下， FCRAM提供了更好的性能。 与 SDRAM类似， FCRAM支持在 时钟的上下两个沿进行数据交换，适用于流水线存储和预置数所操作，与 SDRAM 架构的存储器相比，所需的访问时钟周期大大减少。 Cyclone 器件通过片内内嵌的专用接口电路实现与双数据速率（ DDR） SDRAM 和 FCRAM 以及单数据速率（ SDR） SDRAM 器件进行快速可靠的数据交换，最高速率可达到 266Mbps。 如果再结合针对 Cyclone器件优化的即取即用的 IP（ Intellectual Property）控制器核，工程师可以在18 7 7 21 21 22 40 数据存储 乘法器 □ 寄存器 加法和乘累加 EDA 实验指导书 8 几分钟之内将一个 SDRAM和 FCRAM的功能合并到一个系统之中。 如图 6所示，所有 Cyclone器件使用优化的 I/O引脚实现与 DDR SDRAM、 FCRAM器件的接口连接。 每一个 I/O区包含两套接口信号引脚，每套引脚含 1个数据采样信号（ DQS）引脚和 8个关联数据（ DQ）引脚。 这些引脚采用 SSTL2 Class II 电平标准来实现和外部存储器件的高速数据传输。 每个器件最多可支持 48个 DQ引脚和对应 8个 DQS引脚，支持一个 32位宽的具有纠错能力的双列存储器模块（ DIMM）。 图 7 显示了从外部存储器读取一个单一比特数据的读操作。 DQS信号位于输入的 DQ 信号的中央，用来驱动器件内的全局时钟网络。 DQ信号在时钟的上、下沿被 FGPA的寄存器采样，并使用第二组上升沿采样的内部寄存器使之与系统时钟同步。 图 6 DQS和 DQ信号引脚 图 7 外部存储器读操作 图 8显示了往外部存储器写入一个比特数据的写操作。 输出给外部存储器件的 DQS信号与输出的数据信号有 90176。 的相移，输出使能逻辑用来满足前后缓冲的时序要求。 图 8 外部存储器件写操作 DQS 信号 引脚 相关的 DQ 信号引脚 器件的底边 来自外问存储器 的数据 捕获寄存器 同步寄存器 系统时钟 全局时钟复用 全局时钟网络 DQS 与 DQ 的中心对齐 DQS DQ A B DQS DQ A B VCC GND 输出使能 输出使能 系统 时钟 同相输出 相移输出 数据送至外部存储器 PLL EDA 实验指导书 9 通过一套寄存器和输出多路复用器，数据 A和数据 B在时钟的上、下两个沿合成 DQ信号，输出给外部存储器件，该时钟和 内部系统时钟同步。 支持的接口及协议 Cyclone器件支持多种串行总线和网络接口，还支持广泛的通信协议，如以太网协议。 这些接口和协议被广泛应用于消费品、工业和通信产品中。 Altera 也为这方面的应用提供了一系列的专门针对 Cyclone FPGA结构优化的 IP核。 ： PCI是一个标准的总线型接口，通常用于集成组件、外设插板，还用于处理器和存储系统之间的内部连接。 Cyclone器件兼容 PCI 局部总线规范 ，支持高达 33MHz的 32位 PCI总线。 Cyclone器件中的 I/O单元经过专门设计，可以匹配严格的 PCI标准所要求的建立和保持时间。 为了提供最大的灵活性，每个输入信号都可以通过两个独立的延时路径输入到不同的芯片区域，如图 9所示。 图 9 Cyclone器件的 I/O单元 2. SDRAM及 FCRAM接口 Cyclone器件可以通过内建的专用接口号单数据速率和双数据速率 SDRAM连接。 3. 10/100及千兆以太网：以太网是局域网（ LAN）中使用最广泛的访问方式，其定义的标准是 标准。 用 Cyclone 器件实现的以太网媒体存取控制器与物 理层器件的接口速率可以达到 10Mbps、 100Mbps或 1Gbps的最大带宽。 如果结合针对 Cyclone器件优化的 IP核，用户可以很容易地在 Cyclone芯片中实现以太网的 MAC功能。 ： Cyclone器件支持一系列的串行总线接口，如串行外设接口（ SPI）、 I2C、IEEE1394标准和通用串行总线（ USB），如表 27所示，表中的最大带宽大于等于数据速率。 表 27 Cyclone器件支持的串行总线接口 协议 SPI I2C IEEE1394 最大带宽（ Mbps） 1 400 480 通过在 Cyclone器件中实现 SPI和 I2C标准，可以在集成电路、处理器和外设之间提供一个低速的通信链路。 IEEE 1394和 USB也可以在处理器、计算机和其他器件之间建立一条链接。 Cyclone器件可以用来实现与 PHY 器件的总线控制和接口功能。 Cyclone器件支持一系列的通信协议，包括 E E T T3和 SONET/SDH（见表 28）等。 E1和 E3是欧洲数字传输标准； T1和 T3是相应的北美数字传输标准； SONET/SDH是光纤上的数字传输标准。 Cyclone器件还可以实现 POSPHY和 UTOPIA通信接口协议，如表 29所示。 表 28 Cyclone器件支持的通信协议 协议 E1 E3 T1 T3 STM0 STM1 STM4 STM16 最大带宽 /Mbps 2488 表 29 Cyclone器件支持的通信接口协议 协议 POSPHY Lebe12 POSPHY Lebe13 UTOPLA Lebe12 UTOPLA Lebe13 最大带宽 /Mbps 622 2488 622 2488 总线宽度 16 8/32 8/16 8/16/32 VCCIO 总线保持电路 VCCIO 可编程 上拉电阻 可选的 PCI 嵌位二极管 送往 /来自 可编程逻辑 每个输入有两个独立的延时通道 EDA 实验指导书 10 POSPHY和 UTOPIA协议分别为 SONET/SDH和异步传输模式（ ATM）提供物理层和链路层的接口，可以在 Cyclone器件中实现。 这些通信接口协议一般用于中低端通信设备中， Cyclone器件可以满足这些应用在性能上、逻辑密度上和系统特性上的需求。 Cyclone器件内置最多 2个增强型锁相环，可给用户提供高性能的时钟管理能力，如频率合成、可编程移相、片外时钟输出、可编程占空比、失 锁检测以及高速差分时钟信号的输入和输出等。 图 10所示为 Cyclone器件内锁相环的原理框图。 Cyclone 的锁相环电路具有时钟合成功能，内部实际运行的时钟可以不同于输入的时钟频率。 每个锁相环可以提供 3个不同频率的输出。 锁相环提供两个比例因子分别为 m 和 n的除法计数器，其中的 m， n和后比例计数器（ g0， g1和 e）可以设置成从 1~32之间的任意整数。 Cyclone 的锁相环还可以实现对一个应用进行时分复用的功能，这样对于某些特定的电路就可以在一个时钟周期内运行多次。 通过时分复用，可以用较少的逻辑资源来实现所需要 的功能，因此可以利用这种共享资源的方法来增加芯片内的可用资源。 图 10 Cyclone 器件锁相环原理框图 Cyclone中的每个锁相环还可以有一个差分的或单端的片外时钟输出。 每个锁相环有一对片外时钟输出管脚，该输出管脚可以支持表 210所示的多种 I/O标准。 外部时钟输出可以用做系统时钟或用来同步整个板上的不同器件，其时钟反馈特性可以用来补偿内部的延时或使输出的时钟与输入时钟相位对齐。 表 210 Cyclone器件锁相环特性 特性 锁相环支持 时钟倍频及分频 m、 n 除法计数器和后比例计 数器 相移 分辨率最高到 150ps 递增 可编程占空比 3 内部时钟输出数目 2 片外时钟输出数目 最多 1 对差分或一个单端信号 输入、输出时钟可支持 I/O 标准 LVTTL， LVCMOS， ， ， SSTL2ClassIamp。 II，SSTL3ClassIamp。 II， LVDS 表中 m、 n 除法计数器和后比例计数器的范围从 1~32；最小的项移为 vc0周期除以 80，如果以度为单位增加， Cyclone 器件的输出至少可以以 45176。 递增，更小的增加度数有可能受到频率和分频系数的限制。 Cyclone的锁相环具有可编程移相的能力。 用户可以在一个时间单元内对时钟进行移相，最高分辨率达到 150ps。 可编程移相特性一般用于匹配那些关键时序路径。