synplifyisemodelsim后仿真流程内容摘要：
modelsim_lib = $MODEL_TECH/../modelsim_lib simprim_ver = G:/EDA/Xilinx/simprim_ver（库的路径，以下同） unisim_ver = G:/EDA/Xilinx/unisim_ver xilinxcorelib_ver = G:/EDA/Xilinx/xilinxcorelib_ver 注意的 是，这个文件是只读属性。 修改之前要把这个属性去掉。 第六步： 关掉工程，重启 modelsim。 查看这 3 个库是否在 library 框里面。 如果你看到了，那么恭喜。 你已经完成了第一个大步骤。 接下来，就是在 ISE 环境下如何用 synplify 对设计进行综合的方法了。 还要说明的是，这一步是一劳永逸的。 有了第一次，第二次就不用了。 Modelsim 编译 Xilinx 库 （方法 2） 本章介绍如何编译 HDL 必须的 Xilinx 库和结构仿真。 创建将被编译库的目录 在编译库之前 ,最 好先建立一个目录（事实上必须建立一个目录） ,步骤如下。 （假设 Modelsim 的安装目录是 “$”,ISE 的安装目录是 “$Xilinx” ） ◆ 在 “$” 目录下建立一个名为 XilinxLib 的文件夹。 ◆ 启动 Modelsim后 ,从 “File” 菜单项中点击 “Change Directory” 并指定到刚刚建立的那个文件夹“XilinxLib”。 ◆ 接下来要做的事情是将 Xilinx 库编译到 “XilinxLib” 文件夹中。 有三个库需要被编译。 它们分别是“simp rims”,“unisims” 和 “XilinxCoreLib”。 （所有这些库文件都在 “$Xilinx/verilog/src” 目录下） ◆ 点击 Modelsim中的 “Workspace” 窗口 ,建立一个名为 Xilinx_CoreLib 的新库。 （这个操作创建一个名为 “Xilinx_CoreLib” 的文件夹 ,你可以在 “Workspace” 窗口中看到它） ◆ 现在开始编译。 在 “Compile” 菜单中点击 “Compile”, 选择“$Xinlinx/verilog/scr/XilinxCoreLib” 目录中所有的文件 ,在弹出的对话框中选中刚刚建立。阅读剩余 0%
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