优秀基于eda技术的数字频率计设计

优秀基于eda技术的数字频率计设计内容摘要：

，使其变成同频方波信号。 有两种方法可以实现： 方法一 放大整形电路由晶体管 3DG100与 74LS00等组成，如图。 其中 3DG100组成放大器将输入频率为 fx的周期信号如正弦波、三角波等进行放大。 与非门 74LS00构成施密特触发器，它 对放大器的输出信号进行整形使之成为矩形脉冲。 并通过 Mulitisim软件进行仿真，仿真结果如图。 图 放大整形电路仿真波形图 图 放大整形电路图 陕西理工学院毕业论文（设计） 第 15 页 共 58 页 此电路设计简单，只有一级放大，触发器是由与非门构成的 RS触发器。 我们在输入端加正弦波用万用表测其有效值为 ： F=，所以放大倍数为。 方法二 鉴于方法一中存在好多问题，我们对此进行改进，在输入级加两个稳压二极管（ 1N4148）进行输入嵌位限幅，然后通过两级三极管组成的共射放 大器进行放大，放大输出的波形经过由 555构成的施密特触发器整形，变成计数器所能测量的同频方波信号。 电路图见图。 图 放大整形电路 测频 时序 控制 电路的设计 设计频率 计 的关键是设计一个测频 时序 控制 电路 ，产生测量频率的控制时序。 对晶振 clk进行分频 ， 分别产生频率为 、 5Hz、 50Hz、 500Hz的方波（对应的闸门时间为 1s、 、 、），以此 作为计数闸门信号 door。 当 door为高电平时，允许计数；当 door由高电平变为低电平（下降 沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次 door上升沿到来之前产生零信号 clear，将计数器清零，为下次计数作准备。 测频 时序 控制 电路如图 ，由一个 N分频、四个十进制计数器和一个四选一数据选择器组成，每个计数器不仅可以产生所需的闸门信号，还可以产生相对应的锁存信号和清零信号，控制器控制四选一数据选择器输出那一路信号。 四选一数据选择器的实现通过 case语句完成如下所示： process(clk,state) variable pp : std_logic。 variable clr_1:std_logic。 begin if clk39。 event and clk=39。 139。 then 1000uFC11000uFC3C6D21N 41 48D1 1 N 41 48Q13D G 12 0Q23D G 12 0R1R2200R3510R4R6R5100R7470R81000uFC4C7470uFC2470uFC5T R I G2OUT3R S T4C V O L T5T H R6D I S C7V C C8GND1U1N E 55 51KR9C8o u t V C C + 5in陕西理工学院毕业论文（设计） 第 16 页 共 58 页 case state is when 00= q=p1。 clr=clr1。 lock=lock1。 输出闸门时间为 1s 的信号及相对应的锁存和清零信号 when 01= q=p2。 clr=clr2。 lock=lock2。 输出闸门时间为 的信号及相对应的锁存和清零信号 when 10= q=p3。 clr=clr3。 lock=lock3。 输出闸门时间为 的信号及相对应的锁存和清零信号 when 11= q=p4。 clr=clr4。 lock=lock4。 输出闸门时间为 的信号及相对应的锁存和清零信号 end if。 end process。 图 测频时序电路原理图 闸门信号与锁存信号和清零信号的时序关系如图 图 闸门信号与锁存信号和清零信号的时序关系图 陕西理工学院毕业论文（设计） 第 17 页 共 58 页 图 q1为闸门信号 ； lock1为锁存信号 ； clr1为清零信号；由图可以看出当闸门信号q1为高电平时允许计数器计数，当闸门信号 q1为低 电平时计数器停止计数，锁存信号有上升沿把计数值锁存起来，接下来清零信号 clk 为高电平使计数器清零。 分频 器 分频器可以根据外部时钟的大小来确定分频系数，分频器由一个 N分频器和四个十进制计数器构成，分频系数 N的大小根据外部时钟而定，最终产生频率为 10KHz的信号，送入十进制分频器则第一个分频器产生 ，以此类推最后一个分频器产生 1s的闸门信号当频率计开始工作时 ， 分频器有一个默认的初始值，即产生闸门时间是一秒的闸门信号。 分频其中有一个四选一数据选择器，由控制器决定输出那路闸门信号及 输出相对应的锁存和清零信号，闸门信号和清零信号去控制 计数器 ，锁存信号控制 锁存 器锁存 计数 结果，并送入显示电路。 图 分频器电路原理图 图 CNT_N是一个任意进制分频器它可以根据外部时钟信号的大小而改变，它产生频率为10KHz的信号。 CNT101_7是一个十进制计数器，它内部具有两个变量用来计数， t1是五分频再经过一个类似于 D发器的进程，可以达到与 t2同步， t2相当于十分频器，设置 t1的目的在于产生锁存信号和清零信号。 由于不同的量程需要不同的闸门信号及相应的清零和锁存信号。 时序 模块 CNT101_7的实现如下： p1:process (clk) variable t1: integer range 0 to 4。 begin if clk39。 event and clk=39。 139。 then if t14 then 陕西理工学院毕业论文（设计） 第 18 页 共 58 页 t1:=t1+1。 else t1:=0。 x1=not x1。 end if。 end if。 end process p1。 d:process(x1,clk) begin if x139。 event and x1=39。 139。 then x2=not x2。 end if。 if x2=39。 139。 then clr1=39。 039。 lock1=39。 039。 elsif x2=39。 039。 and x1=39。 139。 then lock1=39。 139。 clr1=39。 039。 elsif x2=39。 039。 and x1=39。 039。 then lock1=39。 039。 clr1=39。 139。 end if。 q1=x2。 end process d。 计数 与控制电路 计数器以待测信号作为时钟 , 计数闸门信号 door为高电平时，计数器计数被测信号的频率，计数器内部采用四位十进制计数器计数，当计数值 9999时产生一个溢出信号送入到控制电路，控制电路将控制分频模块使其进入下一量程，并且在数码管上的小数点也显示相对应的量程，实现了自动量程切换功能。 当 闸门信号 door为低电平时，停止计数此时锁存信号有一个上升沿，把计数器的数值所存起来并送入到扫描电路进行显示。 然后 清零信号 clr产生一个高电平 ,对计数器进行 清零 ，等待下一次计数。 一、计数模块可以利用四个十进制计数器 级连起来，也可以利用 VHDL语言直接编写。 图中的 0002模块是一个锁存模块， countor是一个控制模块， Ⅰ .利用 VHDL编写一个四位十进制计数器 p1: process (input,enable,reset ) begin if enable =39。 039。 then null。 elsif (input39。 event and input=39。 139。 ) then X2 X1 lock clr 图 CNT101_7 产生的时序图 陕西理工学院毕业论文（设计） 第 19 页 共 58 页 if reset = 39。 139。 then overflow=39。 039。 r0_1=0。 r1_1=0。 r2_1=0。 r3_1=0。 elsif cp3=39。 139。 then r0_1=r0_1+1。 if (r0_1=9 ) then r1_1=r1_1+1。 r0_1=0。 if (r1_1=9 ) then r2_1=r2_1+1。 r1_1=0。 if (r2_1=9 ) then r3_1=r3_1+1。 r2_1=0。 if (r3_1=9 ) then r3_1=0。 overflow=39。 139。 else overflow=39。 039。 end if。 end if。 end if。 end if。 end if。 end if。 end process p1。 play0=r0_1。 play1=r1_1。 play2=r2_1。 play3=r3_1。 生成的模块见图 其中 irq 为被测信号， door为闸门信号， clr为清零信号， lock01为锁存信号， state是向时序产生电路发出的量程选择信号， q0、 q q q3为计数值。 Ⅱ .利用四位十进制计数器级联起来实现计数器功能原理图见图 图 计数器模块 陕西理工学院毕业论文（设计） 第 20 页 共 58 页 图 计数器原理图 二、自动量程切换的实现 被测信号 计数器 （初始闸门时间为 1s ） 锁存器 有溢出 无溢出 计数器 （改变闸门时间为 ） 计数器 （改变闸门时间为 ） 有溢出 无溢出 计数器 （改变闸门时间为 ） 无溢出 有溢出 无溢出 输出超量程信号信号 图 自动量程切换原理框图 陕西理工学院毕业论文（设计） 第 21 页 共 58 页 计数器初始闸门时间设为 1s，当被测信号的频率值超出 9999Hz时产生一个溢出信号，送给闸门时间产生电路的四选一数据选择器并且输出相对 应的小数点选择位。 改变闸门时间，以此类推，直到被测信号的频率超出 ，产生一个外部溢出信号。 计数器的波形仿真图如图 ， door当闸门信号高电平时允许计数，低电平时停止计数；input为被测信号的输入端； reset为清零端（高电平有效）； enable为使能端（高电平有效）；play0、 play play play3为数据输出端。 由图 door为低电平时停止计数其结果为 7000，即在有效的闸门时间内计得被测信号的周期个数为 7000个。 图 计数器 波形图 锁存器 由控制器控制分频器产生锁存信号，当锁存信号有上升沿跳变时，说明闸门信号有高电平跳变为低电平，由锁存器把计数结果锁存起来， 这样可由外部的七段译码器 译码并在数码管显示。 设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。 锁存器的位数应跟计数器完全一样。 锁存器是由 D触发器构成的见图。 图 锁存器电路 陕西理工学院毕业论文（设计） 第 22 页 共 58 页 其仿真波形图见图 en为使能端（高电平有效），当 clk有上升沿来时把输入的数据锁存起来，一直保存到下一个上升沿来临时才把下一组数据锁存起来。 图 锁存器波形图 一、 LED结构介绍 发光二极管 LED是能将电信号转换成光信号的结型电致发光器件。 如果把发光二极管制成条状，再按照一定的方式连接，组成数字 ―8―，就构成 LED 数码管。 使用时按规定使某些笔段上的发光二极管，即可组成 0~9 的一系列数字。 共阴极 LED 数码管的外形见图 （ a），内部结构如图 （ b）所示。 a~g代表 7 个笔段的驱动段，亦称笔段电极， DP 是小数点。 3 与 8 内部连通，（ — ）表示公共阴极，即接低电平。 将 8 只发光二极管的共阴极短接后作为公共阴极。 其工作特点是，当笔段电极接高电平，公共阴极接高低平时，相应笔段可以发光。 LED 数码管等效于多只具有发光性能的 PN 结。 当 PN 结导通时，依靠少数载流子的注入及随后的复合而辐射发光，其伏安特性与普通二极管相似。 在正向导通之前，正向电流近似于零，笔段不发光。 当电压超过开启电压时，电流就急剧上升，笔段发。