华中科技大学20xxxilinx课赛结合基于basys2的电子琴设计实验报告

华中科技大学20xxxilinx课赛结合基于basys2的电子琴设计实验报告内容摘要：

values use。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use。 entity top is port( clk_50MHz : in std_logic。 系统 50MHz 标准时钟输入 k_data : in std_logic。 PS/2 键盘的数据信号 k_clock : in std_logic。 PS/2 键盘的时钟信号 contrl1,contrl2,contrl3: in std_logic。 控制信号，用于控制电子琴各模式间的切换 recall: in std_logic。 高则回放存储的音乐 Rst : in STD_LOGIC。 用 于 VGA 的复位 ,其为低电平则屏幕显示 Red : out STD_LOGIC。 VGA 的红颜色线 Green : out STD_LOGIC。 VGA 的绿颜色线 Blue : out STD_LOGIC。 VGA 的蓝颜色线 H_Sync : out STD_LOGIC。 VGA 行同步 V_Sync : out STD_LOGIC。 VGA 场同步 D1 : out STD_LOGIC。 DA 模块的通道一的数据输入 D2 : out STD_LOGIC。 DA 模块的通道二的数据输入 CLK_OUT : out STD_LOGIC。 DA 模块的时钟 nSYNC : out STD_LOGIC DA 模块的同步信号 )。 end top。 architecture Behavioral of top is ponent automusic port( clk_50MHz: in std_logic。 系统 50MHz 标准时钟输入 key_data : in std_logic_vector(5 downto 0)。 键盘输入的音符代码 contrl1,contrl2,contrl3: in std_logic。 控制信号，用于控制电子琴各模式间的切换 recall: in std_logic。 控制存储回放的音乐 index_output1:out std_logic_vector(5 downto 0)。 输出的音符代码 index_output2:out std_logic_vector(5 downto 0) 输出的音符代码 )。 end ponent。 ponent vgactr Port ( Clk : in STD_LOGIC。 系统 50MHz 标准时钟输入 Rst : in STD_LOGIC。 控制 VGA 复位的信号，为低屏幕才显示正常的画面 contrl: in STD_LOGIC_VECTOR(5 downto 0)。 用于控制 VGA 显示不同图片的信号 Red : out STD_LOGIC。 VGA 的红颜色线 Green : out STD_LOGIC。 VGA 的绿颜色线 Blue : out STD_LOGIC。 VGA 的蓝颜色线 H_Sync : out STD_LOGIC。 VGA 的行同步 线 V_Sync : out STD_LOGIC)。 VGA 的场同步 线 end ponent。 ponent keyboard port( k_data : in std_logic。 PS/2 键盘的数据信号 k_clock: in std_logic。 PS/2 键盘的时钟信号 out_data : out std_logic_vector(5 downto 0) 该模块输出的音符编码 )。 end ponent。 ponent tone port( index1 : in std_logic_vector(5 downto 0)。 音符输入 index2 : in std_logic_vector(5 downto 0)。 音符输入 div1: out integer range 0 to 131072。 div 表示某音符的分频系数（ 2 分频前） div2: out integer range 0 to 131072 div 表示某音符的分频系数（ 2 分频前） )。 end ponent。 ponent speaker port( div1: in integer range 0 to 131072。 div 表示某音符的分频系数（ 2 分频前） div2: in integer range 0 to 131072。 div 表示某音符的分频系数（ 2 分频前） clk_50MHz : in std_logic。 clk_50MHz 表示系统的 50MHz 标准时钟 clk_output1: out std_logic。 clk_output 输出给扬声器的信号 clk_output2: out std_logic clk_output 输出给扬声器的信号 )。 end ponent。 ponent adc Port ( clk_50MHz : in STD_LOGIC。 系统 50MHz 标准时钟输入 clk_input1: in std_logic。 通道 1 的方波震荡 clk_input2: in std_logic。 通道 2 的方波震荡 D1 : out STD_LOGIC。 通道 1 的数据输出给扩展 DA 模块 D2 : out STD_LOGIC。 通道 2 的数据输出给扩展 DA 模块 CLK_OUT : out STD_LOGIC。 输出给扩展 DA 模块的时钟信号 nSYNC : out STD_LOGIC 输出给扩展 DA 模块的同步信号 )。 end ponent。 signal div1: integer range 0 to 131072。 通道 1 的分频系数 signal div2: integer range 0 to 131072。 通道 1 的分频系数 signal key_data : std_logic_vector(5 downto 0)。 signal index1 : std_logic_vector(5 downto 0)。 通道 1 的音符编码 signal index2 : std_logic_vector(5 downto 0)。 通道 2 的音符编码 signal clk_output1 : std_logic。 通道 1 的方波输出给 ad 模块 signal clk_output2 : std_logic。 通道 2 的方波输出给 ad 模块 begin u0: keyboard port map(k_data,k_clock,key_data)。 u1: automusic port map(clk_50MHz,key_data,contrl1,contrl2,contrl3,recall,index1,index2)。 u2: tone port map(index1,index2,div1,div2)。 u3: speaker port map(div1,div2, clk_50MHz,clk_output1,clk_output2)。 u4: vgactr port map(clk_50MHz,Rst,index1,Red,Green,Blue,H_Sync,V_Sync)。 u5: adc port map(clk_50MHz,clk_output1,clk_output2,D1,D2,CLK_OUT,nSYNC)。 end Behavioral。 键盘模块（ keyboard） Company: Engineer: Create Date: 14:54:25 05/20/2020 Design Name: Module Name: keyboard Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use。 Company: Engineer: Create Date: 18:43:04 05/19/2020 Design Name: Module Name: top Behavioral Project Name: Target Devices: Tool versions: Description: Dependencies: Revision: Revision File Created Additional Comments: library IEEE。 use。 use。 use。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use。 entity keyboard is port( k_data : in std_logic。 PS/2 键盘的数据信号 k_clock: in std_logic。 PS/2 键盘的时钟信号 out_data : out std_logic_vector(5 downto 0) 输出的音符编码 )。 end keyboard。 architecture Behavioral of keyboard is signal tempdata : std_logic_vector(11 downto 0) :=000000000000。 tempdata 用于暂存从键盘接收到的每帧数据包 signal count,count。