课程设计-基于vhdl语言的出租车计费器设计

课程设计-基于vhdl语言的出租车计费器设计内容摘要：

名言的真正含义．我今天认真的进行课程设计，学会脚踏实 地迈开这一步，就是为明天能稳健地在社会大潮中奔跑打下坚实的基础。 通过这次实验使我收获很多，对书本理论知识有了进一步加深，初步掌握了MAXPLUSII 软件的一些设计使用方法。 对一些器件的使用方法了解更深刻了，如一些器件 的使能端的作用等。 主要有以下一些实验感想 应该对实验原理有深刻理解； 做实验必须不急不躁，不能看见其他同学做的快就沉不住气了； 熟练掌握其他软件是必要的，如 Matlab 软件、 Excel、 Word 等； 必须学会自己调试电路，一般第一次设计出的电路都会通不过编译的，所以要学会调试电路，而不是等老师解答或同学帮助； 13 致 谢 经过 三 周的奋战我的课程设计终于完成了。 在没有做课程设计以前觉得课程设计只是对这 半 年来所学知识的单纯总结，但是通过这次做课程设计发现自己的看法有点太片面。 课程设计不 仅是对前面所学知识的一种检验，而且也是对自己能力的一种提高。 在这次课程设计中也使我们的同学关系更进一步了，同学之间互相帮助，有什么不懂的大家在一起商量，听听不同的看法对我们更好的理解知识，所以在这里非常感谢帮助我的同学。 在此要感谢我们的指导老师 陈老师 对我们悉心的指导，感谢老师们给我们的帮助。 在设计过程中，我通过查阅大量有关资料，与同学交流经验和自学 ，并向老师请教等方式，使自己学到了不少知识，也经历了不少艰辛，收获 颇丰。 14 参考文献 [1] 曹昕燕，周凤臣， 聂春燕 .EDA 技术实验与 课程设计【 M】 .清华大学出版社 [2] 刘欲晓，方强， 黄宛宁 .EDA 技术与 VHDL 电路开发应用实践【 M】 .电子工业出版社 [3] 潘松， 黄继业 .EDA 技术实用教程（第三版）【 M】 .科学出版社 [4] 赵岩岭，刘春等 .在 MAX+PLUSII 平台下用 VHDL 进行数字电路设计 .西安：希典出版社， 2020 [5] 康华光主编 .电子技术基础模拟部分 .北京：高等教育出版社， 2020 [6] 阎石主编 .数字电子技术基础 .北京：高等教育出版社， 2020 15 附录 1： 模块 MS清单 // 程序名称： MS // 程序功能： 模块 MS，输入端口 CK0、 CK1 为两个不同的时钟信号，来模拟汽车的加速和匀速， JS加速按键。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE。 ENTITY MS IS PORT(CK0:IN STD_LOGIC。 //慢速档的时钟信号 CK1:IN STD_LOGIC。 //快速档的时钟信号 JS:IN STD_LOGIC。 //换挡按键信号 CLK_OUT:OUT STD_LOGIC)。 END MS。 ARCHITECTURE ONE OF MS IS BEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=39。 039。 THEN CLK_OUT=CK0。 //JS 低电平，则为慢速档 ELSE CLK_OUT=CK1。 //JS 高电平，快速档 END IF。 END PROCESS。 END ONE。 附录 2： 模块 SOUT 清单 // 程序名称： SOUT 16 // 程序功能： 该模块实现车行状态输出功能，其中 clk 为时钟信号， enable 为启动使能信号， sto暂停信号， clr 为清零信号， st 为状态信号。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE。 USE。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 ENABLE:IN STD_LOGIC。 STO :IN STD_LOGIC。 CLR:IN STD_LOGIC。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END SOUT。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLR=39。 039。 THEN CQI:=(OTHERS=39。 039。 )。 //CLR 低电平 ,CQI 清零 ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN //CLK 上升沿触发 IF STO=39。 139。 THEN STATE:=00。 CQI:=CQI。 //STO 高电平时， state 赋 00态 ELSIF ENABLE =39。 139。 THEN //ENABLE 高电平， CQI计数加 1 CQI:=CQI+1。 IF CQI=30 THEN STATE:=01。 //CQI=30 时， state 赋 01态 ELSIF CQI30 AND CQI=80 THEN STATE:=10。 //30CQI=80 时， state 赋 10 17 态 ELSE STATE:=11。 //CQI80 时， state 赋 11态 END IF。 END IF。 END IF。 ST=STATE。 END PROCESS。 END ONE。 附录 3： 模块 PULSE // 程序名称： PULSE // 程序功能： 该模块实现将时钟信号 5 分频功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE。 USE。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 END PULSE。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。