基于vhdl的数字钟动态扫描显示电路设计

基于vhdl的数字钟动态扫描显示电路设计内容摘要：

支持模块化、层次化的设计，模块化设计比较自由，它既符合于“自顶向下”的设计，又适合于“自底向 上”的设计。 底层模块可以反复被调 用，多个底层模块也可以同时由多个设计者同时进行同一系统的设计。 可以进行硬件的联合设计，消除了硬件和软件开发上的时间间隔。 在不同层次上都易于形成用于模拟和验证的设计描述。 本次通过数字钟动态扫描显示电路设计的例子展现了 VHDL 在灵活性，层次化设计方法的优点。 程序中设计了四种元件 ,采用配置的方式分别将其实体和结构体相连结。 再通过元件的例化，端口映射把实现数字钟的整个电路图。 说明了 VHDL 语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模与描述。 附录： VHDL动态显示设计程序如下： library ieee。 use。 entity display_circuit is port(no1,no2,no3,no4,no5,no6:std_logic_vector(3 downto 0)。 clk,rst,en:in std_logic。 led7s :out std_logic_vector(6 downto 0)。 sel :out std_logic_vector(2 downto 0)。 outy:out std_logic)。 end display_circuit。 architecture rt1 of display_circuit is ponent count6 port(clk,rst,en:std_logic。 q:out std_logic_vector(2 downto 0)。 co:out std_logic)。 end ponent。 ponent decode38 port(a:in std_logic_vector(2 downto 0)。 y:out std_logic_vector(5 downto 0))。 end ponent。 ponent l24xuan4c port(no1,no2,no3,no4,no5,no6:in std_logic_vector(3 downto 0)。 st:in std_logic_vector(5 downto 0)。 yout:out std_logic_vector(3 downto 0)。 sel:out std_logic_vector(2 downto 0))。 end ponent。 ponent dec7s port(a:in std_logic_vector(3 downto 0)。 led7s:out std_logic_vector(6 downto 0))。 end ponent。 signal y_count6:std_logic_vector(2 downto 0)。 signal y_decode38:std_logic_vector(5 downto 0)。 signal y_l24xuan4:std_logic_vector(3 downto 0)。 begin A1:l24xuan4c port map(no1,no2,no3,no4,no5,no6,y_decode38,y_l24xuan4,sel)。 A2:count6 p。