基于verilog的数字秒表的设计实现内容摘要：
s: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision File Created // Additional Comments: // ///////////////////////////////////////////////////////////////////////////////// module mbiao1(clk_48M,dig,seg,ena,key)。 input[1:0] key。 input clk_48M。 //输入频率为 48MHZ 的时钟 output[2:0] dig。 //数码管位选 output[7:0] seg。 //数码管段选 output ena。 //38 译码器使能 reg[2:0] dig,count3b。 reg[7:0] seg。 reg[3:0] disp_dat。 //定义显示数据寄存器 reg[18:0]count。 //定义计数寄存器 reg[23:0]hour。 //定义现在时刻寄存器 reg clk100。 //48MHZ 的时钟信号 480000 分频，得到 100HZ 的时钟信号 reg key_flag。 //启动 /暂停的切换标志 reg [1:0]key_inner。 assign ena=0。 //按键输入缓存 always @(posedge count[16]) begin key_inner= key。 end always @(negedge key_inner[0]) begin key_flag=~key_flag。 end // 秒信号产生部分，产生 100HZ 的时钟信号 always @ (posedge clk_48M) begin if(count==239999) begin clk100=~clk100。 count=0。 end else count=count+139。 b1。 end //数码管动态扫描显示部分 always @(posedge count[10]) begin count3b=count3b+1。 case(count3b)。阅读剩余 0%
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