基于fpga的步进电机细分驱动控制器的设计

基于fpga的步进电机细分驱动控制器的设计内容摘要：

极大地降低了成本。 Cyclone II 器件扩展了低成本 FPGA 的密度，最多可达到 68， 416 个逻辑单元（ LE）和 比特的嵌入式存储器。 Cyclone II 器件的制造基于 300mm 晶圆，采用台积电 90nm、低 K 值电介质工艺，这种可靠工艺也曾中北大学信息商务学院 2020 届毕业设计说明书 第 13 页 共 32 页 被用于 Altera 的 Stratix II器件。 这种工艺技术确保了快速有效性和低成本。 通过使硅片面积最小化， Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和 ASIC 竞争。 所有 Cyclone II 器 件都可以通过免费的 Quartus II网络版软件来支持。 本系统中的 FPGA 配置芯片采用 Altera 公司的芯片 EPCS4。 它的正常工作电压为。 它具有存储器的功能，在设计中主要用来存储下载的程序。 FPGA 的配置主要分为两大类，主动配置方式和被动配置方式。 主动配置方式由 FPGA 引导配置操作过程，它控制着外部存储器和初始化过程。 而被动配置则由外部计算机或控制器控制配置过程。 本次设计采用的是主动串行配置方式。 在程序下载过程中，图中VCC 统一接 电压。 本设计中使用 USBBlaster 串口下载电缆下载程 序，USBBlaster 串口下载电缆是一种直接连接到 PC 机 USB 接口的硬件接口产品。 USBBlaster 支持三种配置模式，即主动串行模式（ AS），被动串行模式（ PS）和边界扫描模式（ JTAG）。 本系统采用边界扫描模式。 其连接电路如图 所示。 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAT i t l eN u m be r R e v i s i o nS i z eA1D a t e : 1 8 J u n 2 0 08 S he e t o f F i l e : E : \毕业设计 \ 9 9\ n e w F P G A 6 . d db D r a w n B y:T D IT D OT C KT M S24681013579J P _ A S 1H e a d e r 5 X 224681013579J P _ J T A G 1H e a d e r 5 X 2T C KT D OT M ST D IV C C _3 . 3VA S D On C S OC O N F _ D O N En C O N F I GV C C _3 . 3Vn C S OV C C3V C C7V C C8D A T A2D C L K6n C S1A S D I5GND4U5E P C S 4 N E WV C C _3 . 3VP 20P 22R 4 11 0KD A T A 020T D I19T D O16T C K18T M S17M S E L 01 26M S E L 11 25n C E22D C L K21C O N F _ D O N E1 23n C O N F I G26n S T A T U S1 21U 2 CE P 2 C 8P 21C O N F _ D O N En C O N F I GR 3 81 0KR 3 91 0KR 4 01 0KV C C _3 . 3VR 3 71 0KR 3 51 0KR 3 61 0KV C C _3 . 3VD2L E D 2R 5 22 00C O N F _ D O N E 图 晶振用来产生一个不间断的脉冲波形。 FPGA 通过它产生一个时钟信号，作为中北大学信息商务学院 2020 届毕业设计说明书 第 14 页 共 32 页 总的系统时钟来控制每个动作的时间及其快慢。 在本系统中的采用的是 40MHz 的晶体振荡器。 时钟发生电路的连接情况如图。 图 由于系统需要的是 以及 ，而外部设备提供的是 5V的电压，故选用了 NCP5504 作为电压转换电路，它可以将 5V 电压转换为 和 输出去。 具体电路如 所示 1 2 3 4 5 6 7 8 9 10 11 12ABCD121110987654321DCBAT i t l eN u m be r R e v i s i o nS i z eA1D a t e : 1 8 J u n 2 0 08 S he e t o f F i l e : E : \毕业设计 \ 9 9\ n e w F P G A 6 . d db D r a w n B y:Adj1Vout22GND3Vin4Vout15U4N C P 55 0 4C11uC21 00 uC31uV C C _3 . 3VV C C _1 . 25 VV C C _5 VD3L E DR 1 02 00123J P 1H E A D E R 3 图 在硬件电路设计中，电源是电路能否正常工作的关键环节，也是最容易被忽略的环节。 在数字电路中，电源有两个基本功能：首先是为逻辑器件提供工作电源，中北大学信息商务学院 2020 届毕业设计说明书 第 15 页 共 32 页 其次是为数字电平信号提供参考电压。 为了消除电源线及地线的纹波，在器件及电路板上增加滤波电容，以提高器件的抗干扰能力。 本设计在每个电路芯片的电源引脚上都并接一个 ，其作用是降低电路中因负载变 化而引起的噪声、减少干扰信号并使信号稳定。 3 基于 FPGA 的步进电机细分控制 基于 FPGA 的设计方法 自顶向下的设计方法 传统的电子设计流程通常是自底向上的，即首先确定构成系统的最底层的电路模块或元件的结构和功能，然后根据主系统的功能要求，将它们组合成更大的功能块，使它们的结构和功能满足高层系统的要求。 以此流程，逐步向上递推直至完成整个目标系统的设计。 例如，对于一般电子系统的设计，使用自底向上的设计方法，必须首先决定使用的器件类别和规格，如 74 系列的器件、某种 RAM 和 ROM、某类CPU 或 单片机以及某些专用功能芯片等 :然后是构成多个功能模块，如数据采集模块、信号处理模块、数据交换和接口模块等，直至最后利用它们完成整个系统的设计。 自底向上的设计方法的特点是，必须首先关注并致力于解决系统最底层硬件的可获得性，以及他们的功能特性方面的诸多细节问题 :在整个逐级设计和测试过程中，始终必须顾及具体目标器件的技术细节。 在这个设计过程中的任一时刻，最底层目标器件的更换，或某些技术参数不满足总体要求，或缺货，或由于市场竞争的变化，临时提出降低系统成本，提高运行速度等不可预测的外部因素，都将可能使前面的工作前 功尽弃。 由此可见，在某些情况下，自底向上的设计方法是一种低效、低可靠性、费时费力，且成本高昂的设计方法。 在电子设计领域，自顶向下设计方法只有在 EDA 技术得到快速发展和成熟应用的今天才成为可能。 自顶向下设计方法的有效应用必须基于强大的 EDA 工具、具备集系统描述、行为描述和结构描述功能为一体的 VHDL 硬件描述语言，以及先进的可编程逻辑器件的开发设计。 当今，自顶向下的设计方法己经是 EDA 技术的首选设中北大学信息商务学院 2020 届毕业设计说明书 第 16 页 共 32 页 计方法，是 CPLD 开发的主要设计手段。 在 EDA 技术应用中，自顶向下的设计方法就是在整个设计流程中各设计环节逐步 求精的过程。 一个项目的设计过程包括从自然语言说明到 VHDL 的系统行为描述、系统的分解、 RTL模型的建立、门级模型产生，到最终的可以物理布线实现的底层电路，就是从高抽象级别到低抽象级别的整个设计周期。 后端设计还必须包括设计硬件的物理结构实现方法和测试。 应用 VHDL 进行自顶向下的设计，就是使用 VHDL 模型在所有综合级别上对硬件设计进行说明、建模和仿真测试。 主系统及子系统最初的功能要求在 VHDL 里体现为可以被 VHDL 仿真程序验证的可执行程序。 由于综合工具可以将高级别的模型转换为门级模型，所以整个设计过程基本是由 计算机自动完成的。 人为介入的方式主要是根据仿真的结果和优化的指标来控制逻辑综合的方式和指向。 因此，在设计周期中，要根据仿真的结果进行优化和升级，以及对模型及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积损耗，降低功耗和成本等，或者启用新技术器件或新的 IP 核。 在这些过程中，由于设计的下一步是基于当前的设计，即使发现问题或作新的修改而无需从头开始设计，也不妨碍整体的设计效率。 此外， VHDL 优秀的可移植性、 EDA 平台的通用性以及与具体硬件结构的无关性，使得前期的设计可以容易地应 用于新的设计项目，则项目设计的周期可以显著缩短。 因此， EDA 设计方法里十分强调将前一个 VHDL 模型重用的方法。 此外随着设计层次的降低，在低级别上使用高级别的测试包来测试模型也很重要并有效。 自顶向下的设计方法能使系统被分解为各个模块的集合之后，可以对设计的每个独立模块指派不同的工作小组。 这些小组可以工作在不同地点，甚至可以分属不同的单位，最后将不同的模块集成为最终的系统模型，并对其进行综合测试核评估。 自顶向下的设计流程 图 给出了自顶向下设计流程的框图说明，它包括如下设计阶段 : (1)提出设 计说明书，即用自然语言表达系统项目的功能特点和技术参数等。 (2)建立 VHDL 行为模型，这一步是将设计说明书转化为 VHDL 行为模型。 在这一项目的表达中，可以使用满足 IEEE 标准的 VHDL 的所有语句而不必考虑可综合性。 这一建模行为的目的是通过 VHDL 仿真器对整个系统进行系统行为仿真和性中北大学信息商务学院 2020 届毕业设计说明书 第 17 页 共 32 页 能评估。 图 (3)VHDL 行为仿真。 这一阶段可以利用 VHDL 仿真器 (如 Modelsim)对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。 (4)VHDL 一 RTL 级建模。 如上所述， VHDL 只有部分 语句集合可用于硬件功能行为的建模，因此在这一阶段，必须将 VHDL行为模型表达为 VHDL 行为代码 (或成为 VHDL 一 RTL 级模型 )。 从第 3 步到第 4 步，人工介入的内容比较多，设计者需要给予更多的关注。 (5)前端功能仿真。 在这一阶段对 VHDL 一 RTL 级模型进行仿真，称为功能仿真。 尽管 VHDL 一 RTL 级模型是可综合的，但对他的功能仿真仍然与硬件无关，仿真结果表达的是可综合模型的逻辑功能。 (6)逻辑综合。 使用逻辑综合工具将 VHDL 行为级描述转化为机构化的门级电路。 (7)测试向量生成。 这一阶段主要是针对 ASIC 设计 的。 FPGA 设计的时序测试文件主要产生于适配器。 对 ASIC 的测试向量文件是综合器结合含有版图硬件特性的工艺库后产生的，用于对 ASIC 的功能测试。 (8)功能仿真。 利用获得的测试向量对 ASIC 的设计系统和子系统的功能进行仿真。 中北大学信息商务学院 2020 届毕业设计说明书 第 18 页 共 32 页 (9)结构综合。 主要将综合产生的表达逻辑连接关系的网表文件，结构具体的目标硬件环境进行标准单元调用、布局、布线和满足约束条件的结构优化配置，。