第三章频谱分析仪硬件系统-中山大学信息科学与技术学院本科教育网站

第三章频谱分析仪硬件系统-中山大学信息科学与技术学院本科教育网站内容摘要：

 () 由式 得出：有限长序列 DFT 是序列在单位圆上的 Z 变化在单位圆上以N/21   为间隔的取样值。 信号频 率 谱 、 相位谱、 功率 通过 DFT 的定义： N 点离散时间序列经过傅立叶变换后得到 N 点离散频域序列。 对应每一点均可以用复数形式表示： 设第 N 点输出，对应的频率为 1N ,其中  1为 采样频率 ，其值可以表示为复数： NN jba  ，其指数形式： njNNN eFjba  （ ） 其中： 22 NNN baF  称为幅度， 1)/a r c ta n (  Nba NNN  称为相位。 1nFn  间的线图关系称为 信号的 幅频特性， 1 nN 间的现行关系称为 信号的 相频特性 ， 222 NNNN baFP  称为 信 号频率为 N次谐波分量的功率（ N=1 时称为基波）。 8 第三章 频谱分析仪硬件系统 AD 信号采集电路 模数转换是数据采集系统中最为重要的一个环节，它实现将模 拟信号到数字信号的转换，由控制芯片读取分析获取被测信号的信息。 设计 中采用 TI 公司的 8bits 并行高速模数转换芯片 TLC5510A， 模拟电压输入范围为 04V。 采样率高达 20MSPS， 由香农采样定理本系统理论上最大可以分析 10Mhz 以下的模拟信号。 AD 采集电路原理图如图 31 在 AD 输入前级采用 AD 公司的 350Mhz 电压反馈运放 作电压 跟随器 对输入信号作了预处理：考虑到普通模拟测试信号为正负电压信号，由 VREF(4V)、 R1 R15为输入模拟电压提供 2V的偏置电压，被测信号变为 04V 的电压满足 AD 芯片的输入范围。 而 AD 采集电路的 4V电压基准源由电压基准芯片 TL431 提供。 图 31 9 FPGA 核心电路 芯片片内资源 开发系统中核心芯片采用 ALTERA 公司的 cyclone II 系列 FPGA EP2C35F672C8[13]。 该芯片有丰富的内部资源： 33216 个逻辑单元、 483840bit 片上RAM、内嵌 105 个 9 位乘法器、 4 个 PLL、 4 个输入时钟输入、 475 个用户 IO， 等效门为 150 万门。 时钟电路及复位电路 EP2C35F672C8 输入时钟范围为 10Mhz360Mhz，经内部 PLL 模块可以灵活的给系统分配时钟，输出为。 开发系统使用由 50Mhz 的有源晶振作为系统时钟。 时钟电路如图 32 图 32 系统时钟电路 FPGA 系统复位电路采用了 CAT1025 开门狗芯片作为系统的复位芯片，当复位按键按下时为系统低电平复位。 ，复位电路如图 33： 图 33 系统复位电路 10 外部存储电路以及串行配置电路 FPGA 配置有 128M bits（ 16M bytes）的 DDR SDRAM， 128M bits 的 flash 存储空间，可 为 NiosII 处理器提供相应的 RAM 和程序存储空间。 此外 FPGA 外部还有容量为 16M bits 的串行配置器件 ，用于在系统掉电时保持器件的配置数据，在系统重新上电时将配置数据装载到 FPGA 器件中。 按 键控制模块 设计中使用了 3 个独立按键 ： 按键 1： 控制 ADC 采样速度控制：每次按键动作 循环改变 ADC 采样频率 ； 按键 2 :实现系 统启动单次触发和连续触发的 转换 ； 按键 3 :当 系统启动方式选择单次触发时，每次按键动作系统完成一次采样。 VGA 接口电路 设计中 采用 FPGA 对显示器的 VGA 接口进行设计，数据流在 FPGA 系统内部流动，实现在 显示 器上被测 信号的幅频特性。 VGA（ Video Graphics Array） [10]，即视频图形点阵，作为一种标准视频显示接口 ，在通用计算机、嵌入式领域得到广泛应用。 对普通的 VGA 显示器 ，其引出线共包含5 个信号： R、 G、 B（ 3 基色）、 HS（行同步信号）、 VS（场同步信号）。 由 RGB 三基色可 以组合出任意需要的颜色。 在显示其上的每一点称为一个像素（ pixel），在显示时 采用逐行逐点扫描。 从屏幕的最左上角开始，从左到右，从上至下扫描。 每扫描一行进行一次行同步，每完成一屏幕扫描进行一次场同步，如是循环。 VGA 工业标准为： 640x480x60hz，对 VGA 的驱动时钟、 行扫描频率 和 场扫描频率 都有 严格的要求： 时钟频率： 行扫描频率： 31469Hz 场扫描频率： 目前通常使用的计算机显示器具可支持的分辨率范围为： 640x480 至 1280x1024 显示 11 频率 60Hz 至 85Hz，均可满足工业标准。 也可以根据具体应用开发相应分辨率和显示频率的 VGA 驱动，但控制时序不同，具体在 VGA 驱动设计中讨论。 开发系统 VGA 接口电路如图 34，设计中采用 74HC573 及电阻形成的电阻网络产生 VGA 需要的不同电压信号， 电路提供了 8 位数据输入，其色彩数据格式可表示为 表 31。 D7 D6 D5 D4 D3 D2 D1 D0 R2 R1 R0 G2 G1 G0 B1 B0 表 31 8bits RGB 数据格式 典型的色彩编码表 32 如下 颜色 黑 蓝 红 紫 绿 青 黄 白 R 0 0 0 0 1 1 1 1 G 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 表 32 RGB 颜色编码表 图 34 VGA 接口电路 其他显示模块 设计中 显示频谱分析仪的其他参数设计中使用 8 位数码管 、 64x32 字符点阵 lcd。 8 位数码管 用于 显示 AD 采样频率。 Lcd 用 NiosII 处理器控制 显示 被测信号频率、在再次开发中的 还 可 其他 特征 参数。 12 第 四章 VHDL 电路设计及 NIOSII 驱动开发 硬件描述语言 简介 硬件描述语言（ Hard Description Language），具有很强的描述和建模能力，可以从多个层次对数字系统进行建模和描述，大大地简化硬件设计任务，提高系统的可靠信。 使用硬件描述语言设计复杂的可编程逻辑电路成为一种趋势。 目前最主要的硬件描述语言是 VHDL（ VHSIC Hard Description Language）和 Verilog HDL。 在 设计中，逻辑控制电路 采用 VHDL 设计，而在 NiosII 处理器的低层 硬件 驱动 采用 Verilog HDL设计。 VHDL VHDL[5]是 1981年为美国防部提出的一种硬件描述语言 —— 超高速集成电路硬件描述语言（ Very High Speed Integrated Cucuit Hard Description Language） ,简称 VHDL语言。 VHDL 是一种使电路文本化的标准，目的是使文本描述电路设计能够为他人所理解，同时也可以作为一种模型语言并能采用软件进行模拟。 VHDL 经 IEEE 反复修改扩充于 1987 成为 IEEE1076 标准。 之后于 1993 年和 2020 年先后对 VHDL 作了小规模修订。 Verilog HDL Verilog HDL[3] 与 1983 年由 GDA 公 司的 Phil Moorby 首创。 之后由 Moorby 设计出第一个名为 VerilogXL 的仿真器并提出了用于快速门级仿真设计。 随着Verilog—XL算法的成功是 Verilog HDL 语言得到迅速发展。 1990 年成立的 OVI（ Open Verilog International）， VHDL 的到更快发展。 基于 Verilog HDL 的优越性， IEEE 于1995 定制了 Verilog HDL 的 IEEE 标准，即 Verilog HDL。 13 VHDL 内部控制电路设计 VHDL 数字系统在设计时采用至顶 向下的设计方法，在 完成系统需求分析 的基础上 ，将系统各级模块功能清晰划分，在充分分析各个模块功能的基础上，对各个模块 具体设计、 仿真、调试，最后系统级联调试，完成数字系统设计。 数字 系统顶层分析 根据对整个系统的功能分析，可以得到系统的 IO 需求： 1. 系统输入 clock： FPGA 系统时钟 50Mhz 作为数字系统输入时钟； reset: 数字系统复位信号 key[0]：控制 ADC 采样频率输入按键 key[1]：系统单次触发和连续触发方式切换按键 key[2]：手动控制单次 分析显示 ad_data 8 位 ADC 采样数据输入 2. 系统输出 ad_noe: ADC 数据输出使能信号，低电平有效 ad_clk: ADC 采样时钟 20Mhz 时钟输出 fre_pusle:将输入周期信号变换成周期脉冲输出信号，供 NoisII 测频模块分析 row_sync:VGA 行同步信号 line_sync:VGA 场同步信号 disp_data:VGA VGA 8 位数据 led_dig:8 位数码管位选 led_seg:8 段数码管段码 系统顶层原理图如图 41 14 图 41 系统顶层原理图 系统模块 划分以及功能 分析 根据需要可以将数字 系统分为： 按键、 数码管控制模块、 FFT 预处理模块、 FFT IP 核 、 FFT 后处理模块、 VGA 显示驱动模块、 PLL 模块。 各个功能模块连接如 图 42 图 42 各个功能模块连接 FFT IP 核 FFT IP 核 是 本系统实现 快速傅立叶变换 的 工具 ， 也 是 本 系统实现的关键， 各 控制模块 围绕着 IPcore 展开实现。 1. FFT 结构分析 设计中 FFT 变换点数为 512 点、数据精度为 8 位。 利用 Quartus II 可以调出 FFT 15 IP 核的图形界面如图 43，具体输入输出功能描述如 表 41 图 43 FFT IP 核 信号 方向 位宽 功能 clk input 1 FFT 系统时钟 reset_n input 1 FFT 同步复位信号，低电平有效 Inverse input 1 0—FFT 变换， 1—FFT 反变换 sink_valid input 1 1—主设备 sink 端数据信号有效， 0—无效 sink_sop input 1 一个高电平脉冲表示 FFT 输入数据块开始 sink_eop input 1 一个高电平脉冲表示 FFT 输入数据帧结束 sink_real input 数据精度 时域离散信号实部输入 sink_imag input 数据精度 时域离散信号虚部输入 sink_erro input 2 指明 upstream 模式中有错误产生： 00—no erro,01—missing sop,10—missing eop， 11—unexpected eop。 source_ready input 1 1—从设备可以接收从 FFT 输出的有效数据输入 sink_ready output 1 主设备汇端使能型号 source_erro output 2 指明 upstream 模式中有错误产生： 00—no erro,01—missing sop,10—missing eop， 11—unexpected eop。 source_sop output 1 输出起点信号：指明数据块的第一个数据输出 source_eop output 1 输出终点信号：指明数据块最后一个数据输出 source_valid output 1 主设备源端使能信号 source_exp output 6 有符号数输出， 用于计算 FFT 实际输出值 source_real output 数据精度 频域输出 实部 source_imag output 数据精度 频域输出序部 表 41 FFT 输入输出功能描述 [12] 16 2. FFT 引擎结构 [12] FFT 兆函数有两种不同的引擎结构：四输出引擎（ Quad_output）和单输出引擎(single_output)。 Quad_output 在单个时钟周期计算四个基 4 蝶形运算输出，算法时间短，但占用资源大。 单 输 出引擎结构每个时钟周期计算一个单蝶形输出，需要一个单独的附属乘法器，资源 FPGA 资源考虑我们选择单输出引擎结构，其结构图如图 43 图 44 FFT 单引擎结构 3. FFT 兆函数 I/O 数据流结构 [12] FFT 兆函数支持的 I/O 数据流包括 4 中模式：流（ streaming）、变量流（ variable streaming）。