课程设计论文-基于vhdl的hdb3编译码器的设计

课程设计论文-基于vhdl的hdb3编译码器的设计内容摘要：

工作单纯依靠数字电路是无法完成的。 比较直接的方式，就是利用编码结果，控制多路模拟选择开关来实现，如利用双 4 选一的多路模拟选择开关 CD4052 如图 4 所示是利用多路模拟选择开关 CD4052 实现电平转换的电路连接图，图 4 中 HDB3_out 即为最终形成的标准 HDB3 码流。 datain=”00” dout=”00” even=even datain=”11” even=1 even=0 dout=”11” dout=”01” even=1 even=0 dout=”01” dout=”11” even=0 even=1 end datain=”01” datain=”11” start 图 35 模拟选择开关电路图 4 用 VHDL 语言设计 HDB3 译 码器 HDB3 解码器实现的基本原理 HDB3 译码器的整体模型 1)整体模型 译码原理： 根据编码规则，破坏点 V脉冲与前一个脉冲同极性。 因此可从所接受的信码中找到 V 码，然后根据加取代节的原则， V 码与前面的三位码必然是取代码，需要全部复原为四连 0。 只要找到 V 码，不管 V 码前是两个“ 0”码，一律把取代节清零，完成了扣 V扣 B功能，进而得到原二元信码序列。 可实现 HDB3 译码的模型框图如 图 41 所示， HDB3 译码器包括双 /单极性变换、 V 码检 测、时钟提扣V扣 B四部分组成。 图 41 HDB3 译码的模型框图 上图中双 /单极性变换电路有两个正负整流电路组成。 正整流电路提取正电平码部分；负整流电路提取负电平部分。 V 码检测电路包括 +V 码检测和 V 码检测两部分。 根据编码规则， V 脉冲必然是同极性脉冲。 当无 V 脉冲时，传号脉冲“ +1”和“ 1”交替出现。 当连续出现两个“ +1”或“ 1”时，若无误码，则后一个一定是 V 脉冲。 时钟提取电路用于提取同步时钟。 扣 V扣 B电路在 V脉冲和同步时钟的控制下 ，完成扣 V扣 B的功能。 由于双 /单极性变换电路涉及到双极性信号，无法在 FPGA 中实现，需加外围硬件电路。 正整流 负整流 +V 码检测 V 码检测 相加器 相加器 扣 V扣 B 时钟提取 2） 扣 V 扣 B模块建模 扣 V 扣 B 模块有三个输入信号，即时钟信号、 V 码信号和来自正、负整流输出的和路信号。 由于该和路信号可能包含有 B 脉冲和 V 脉冲，因此需要在扣 V扣 B 模块中，去除 V和 B脉冲。 本模块的建模方法是，用 V码检测模块所检测出的 V 码信号，去控制一个移位寄存器，若未碰到 V脉冲，则整流输出合成信号在时钟的节拍下，顺利通过移位寄存器，当碰到有 V脉冲时，该 V脉冲将使移位寄存器清零。 考虑到四连 0，即 V脉冲及 其前面的三个码元应为 0码，所以，可设置四位的移位寄存器，当 V码清零时，同时将移存器中的四位码全变为 0。 不管是否有 B 脉冲，在此模块中，一并清零，因而无需另设扣 B电路。 另外移位四位寄存器起到延时四位时钟周期的作用，以使所检测出的 V 脉冲与信号流中的 V脉冲位置对齐，保证清零的准确性。 扣 V扣 B模块框图如图 44。 图 42 扣 V 扣 B 模块框图 5 实际电路连接图 HDB3 编译码器电路连接图 6 总结 通过一步步有条不紊的分析和思考，更重要的是在设计中，根据实际情况，对设计初期的思想做不断完善和改进，因为在设计之前的思路，只能说是一个大体的方向，很多时候，实际的操作和设计要细致和复杂的多，或者原来的想法根本就行不通，得从实际设计的角度一步步来完成了这样一个系统设计。 总结一下实际操作的设计过程，可得到如下设计流程图： 参考文献 （ 1）邓勇、周择、邓斌著《数字电路设计完全手册》 .国防工业出版社。 2020； （ 2）朱正伟著《 EAD技术及应用》 .清华大学出版社。 2020； （ 3）全国大学生电子设计组委会著《电子系统设计实践》 2020； （ 4）林明权著《 VHDL数字控制系统设计范例》 . 电子工业出版社 （ 5）冯涛著《可编程逻辑器件开发技术 MAX＋ plusⅡ入门与提高》 人民邮电出版社 （ 6）王毓银著《数字电路逻辑设计》 高等教育出版社 （ 7）赵俊超著《集成电路设计 VHDL语言教程》 北京希望出版社 调试达到要求、完成设计 学习 VHDL 语言设计 分析 HDB3 码编 /解码器功能 确定设计方案 应用 VHDL 进行编程 对系统仿真测试、选择合适芯片并定义管脚 仿真不通过 系统功能的硬件测试 附录 1：基于 VHDL 语言的 HDB3 码编 /译码器设计程序 插 V模块。