基于dsp数字信号处理器的语音信号编码器

基于dsp数字信号处理器的语音信号编码器内容摘要：

性能静态 CMOS 制造工艺 主频达 150MHZ(时钟周期 ) 低功耗 (150MHz 核电压 ,135MHz 以下核电压 ,I/O 口电压) Flash 编程电压为 2）支持 JTAG 边沿扫描 3）高性能 32 位 CPU 16 16 和 32 32 乘积累加操作 16 16 双乘积累加器 程序和数据空间分开寻址 (哈佛总线结构 ) 快速中断响应和处理 统一寄存器编程模式 可达 4M 的线性程序地址 可达 4M 的线性数据地址 高效的代码转换能力 (支持 C/C++和汇编语言 ) 4） 片上存储器 有多达 128K 16 的 FLASH 存储器 或 有多达 128K 16 的 ROM 5）外部存储器接口 有多达 1MB 的寻址空间 三个独立的片选端 6）时钟与系统控制 支持动态的改变锁相环 (PLL)的频率 片上振荡器 7）三个外部中断 8）外部中断扩展 (PIE)模块，支持 45 个外部中断 9） 128 位的密钥 /锁 保护 FLASH/ROM 防止固化在 ROM 中的程序被盗 10）三个 32 位的 CPU 定时器 11）串口外围设备 串行外部设备接口 (SPI) 两个串行通信接口 (SCIs) 12） 12 位的 ADC,16 通道 2 个 8 通道的输入多路选择器 两个采样保持器 单 /连续通道转换 快速转换率 80ns/(兆采 样每秒 ) 可用两个事件管理器顺序触发 8 对模数转换 13）多达 56 个独立的可编程、多用途通用输入 /输出 (GPIO)引脚 C281x 外设介绍 由于 C281x 数字信号处理器集成了很多内核可以访问和控制的外部设备，C281x 内核需要通过某种方式来读 /写外设。 为此，处理器将所有的外设都映射到了数据存储空间。 每个外设被分配一段相应的地址空间，主要包括配置寄存器、输入寄存器、输出寄存器和状态寄存器。 每个外设只要通过简单的访问存储器中的寄存器就可以适用该设备。 外设通过外设总线（ PBUS）连接到 CPU 的内部存储器接口上，如图所示。 所有的外设包括看门狗和 CPU 时钟在内，在使用之前必须配置相应的控制寄存器。 （ 1） 事件管理器 在 C281x 数字信号处理器上有两个事件管理器， EVA 和 EVB，是数字电机控制应用使用的非常重要的外设，能够实现机电设备控制的多种必要的功能。 每个事件管理器模块包括：定时器、比较器、捕捉单元、 PWM 逻辑电路、正交编码脉冲电路以及中断逻辑电路等。 C281xCPU+JTAG SARAM 存储器接口 逻辑I/F Flash ROM (最多 128K 16 位 ) P 总线接口 SCI CAN Mcbsp WD ADC 控制 中断复位等 I/O寄存器 SPI EVENT管理器EVB 和EVA ADC （ 2） 模数转换模块 C281x 数字信号处理器上的 ADC 模块将外部的模拟信号转换成数字量， ADC 模块可以将一个控制信号进行滤波或者实现运动系统的闭环控制。 尤其是在电机控制系统当中，采用 ADC 模块采集电机的电流或者电压实现电流环的闭环控制。 （ 3） SPI 是一个高速同步串行通信接口，能够实现 DSP 与外部设备或另一个 DSP 之间的高速串行通信。 应用中经常使用 SPI 接口和扩展外设的移位寄存器、 LCD 显示以及 ADC 等外设通信。 SCI 属于异步串行接口，支持标准的 UART 异步通信模式 i，并采用 NRZ(NoReturnZero)数据格式，可以通过 SCI 串行接 口与其他的异步外设进行通信。 （ 4） CAN 总线通信模块 TMS320F281x 数字信号处理器上的 CAN 总线接口模块是增强型的CAN 接口，完全支持 总线规范。 它有 32 个可配置的接收 /发送邮箱，支持消息的定时邮递功能。 最高通信速率可以达到 1Mbps。 可以使用该接口构建高可靠的 CAN 总线控制或监测网络。 （ 5） 看门狗 看门狗主要用来检测软件和硬件的运行状态，当内部计数器溢出时，将产生一个复位信号。 为了避免产生不必要的复位，要求用户定期对看门狗定时器进行复位。 如果不明的原因使 CPU 中断程序，看门狗将产生一个复位信号 ，比如系统软件进入了一个死循环或者 CPU 的程序运行到了不确定的程序空间，从而 使系统不能正常工作。 在这种情况下，看门狗电路将产生一个复位信号，使 CPU 复位，程序从系统软件的开始执行。 通过这种方式，看门狗有效的提高了系统的可靠性。 （ 6） 通用目的数字量 I/O 在 C281x 处理器有限的引脚当中，相当一部分都是特殊功能引脚和 GPIO 引脚公用的。 实际上， GPIO 作为与其他设备进行数据交换的通道，也是非常有用的。 GPIO Mux 寄存器选择这些引脚的功能（特殊功能引脚或数字量 I/O），如果配置成通用的数字 I/O 引脚，则还需要 PxDATDIR 数据和方向控制寄存器来控制。 （ 7） PLL 时钟模块 锁相环（ PLL）模块主要用来控制 DSP 内核的工作频率，外部提供一个参考时钟输入，经过锁相环倍频或分频后提供给 DSP 内核。 C281x数字信号处理器能够实现 ~10 倍的倍频。 （ 8） 多通道缓冲串口 (Mcbsp) 多通道缓冲串口主要有以下几个特点： 除 DMA 外，与 TMS320C54x/TS30C55x 数字信号处理器的 McBSP 兼容； 全双工通信模式； 双缓冲数据寄存器，能够实现连续的通信数据流； 收发的帧和时钟相互独立； 可以采用外部移位时钟或内部的时钟 ； 支持 1 1 24 或 32 位的数据格式； 帧同步和数据时钟的极性都是可编程的； 可编程的内部时钟和同步帧； 支持 Abis 模式； 能同 CODEC、 AIC（ Analog Interface Chips）等标准串行 A/D 和 D/A器件接口； 同 SPI 接口兼容，当系统工作在 150HZ 频率时， SPI 接口模式可以工作在 75Mbps； 两个 16*16 深度的发送通道 FIFO； 两个 16*16 深度的接受通道 FIFO； （ 9） 外部中断接口 （ 10） TMS320F281x 数字信号处理器支持多种外设中断，外设中断扩展模块最多支持 96 个独 立的中断。 并将这些中断分成 8 组，每一组有 12个中断源，根据中断向量表来确定产生的中断类型。 CPU 将自动获取中断向量，在响应中断时， CPU 需要 9 个系统时钟完成中断向量的获取和重要 CPU 寄存器的保护（中断响应延时为 9 个系统时钟）。 因此，CPU 能够相当快地响应外设产生的中断。 (11） JTAG •JTAG(Joint Test Action Group)联合测试行动小组。 是一种国际标准测试协议 ,主要用于芯片内部测试。 现在多数的高级器件都支持 JTAG 协议，如DSP、 FPGA（现场可编程门阵列）器件等。 (12） 12 位 ADC， 16 通道 ADC 模块有 16 个通道，可配置为两个独立的 8 通道模块以便为事件管理器 A 和 B 服务。 两个独立的 8 通道模块可以级联组成一个 16 通道模块。 虽然有多个输入通道和两个序列器，但在 ADC 模块中只有一个转换器。 TLV320AIC23 芯片 TLV320AIC23 是 TI 公司推出的一款高性能立体声音频编解码器，内置耳机输出放大器，支持 mic 和 line in 二选 一 的输入方式。 输入和输出都具有可编程的增益调节功能。 TLV320AIC23 的模／数转换器 (ADC)和数，模转换器 (DAC)集成在芯片内部．采用先进的 Σ△ 过采样技术．可以在 8kHz 至 96kHz 的采样率下提供 16bit、 20bit、 24bit 和 32bit 的采样数据。 ADC 和 DAC 的输出信噪比分别可达 90dB 和 100dB。 同时。 TLV320AIC23 还具有很低的功耗 (回放模式为 23mW。 节电模式为 15μw)。 上述优点使得 TLV320AIC23 成为一款非常理想的音频编解码器，与 TI 的 DSP 系列相配合更是相得益彰。 1） TLV320AIC23 详细指标： 高品质的立体声多媒体数字语音编解码器 在 ADC 采用 48KHZ 采样率时噪音 90DB 在 DAC 采用 48KHZ 采样率时噪音 100DB 核心数字电压：兼容 TIF28X DSP 内核电压 缓冲器和模拟：兼容 TI28X DSP 内核电压 支持 8KHZ96KHZ 的采样频率 软件控制通过 TIMCBSP 接口 音频数据输入输出通过 TIMCBSP 接口 1） TLV320AIC23 的管脚介绍 芯片的管脚图如下所示： 芯片 TLV320AIC23 一共有 28 个管脚，其每一个管脚的名称与功能在下表： 引脚 功能 AGND 模拟地 AVDD 模拟电源供应输入。 电压水平是额 定 BCLK I2S 串行位时钟。 在音频主模式， AIC23 产生信号并将其发送给 DSP芯片。 在音频从模式，该信号有 DSP 芯片产生。 BVDD 缓冲器供应输入。 电压范围从 ～ CLKOUT 时钟输出。 这是 XTI 输入的缓冲版，可使用为 XTI 频率的 1 倍或1/2 倍，在采速率控制寄存器的第 7 位控制频率的选择。 CS 控制输入端口锁存 /地址选择。 对于 SPI 控制模式，该输入作为数据锁存控制。 对于两线控制模式，该输入定义了器件地址位的第 7位 DIN 对于 sigmadelta 立体声 DAC,I^2C 格式的串行数据输入 DGND 数字地 DOUT 从 sigmadelta 立体声 DAC,I^2C 格式的串行数据输出 DVDD 数字电源输入。 电压范围从 ～ HPGND 模拟扬声器放大器接地 HPVDD 模拟扬声器放大器电源。 电源输入范围正常是 LHPOUT 左部立体声混频放扬声器输出，额定 0DB 输入水平是 1V（方均根值），在 1DB 阶段提供 73～ 6DB 的增益 LLINEIN 左立体声线输入频道。 额定 0dB 输入水平是 1V，在 阶段提供从 ~12DB 的增益 LOUT 左立体声混音频道线输出，额定输出水平是 1V LRCIN I2S DAC 字时钟信号。 在音频主模式， AIC23 产生帧信号，并将其发送到 DSP 芯片。 在音频从模式，该信号与 DSP 芯片产生 LRCOUT I2S ADC 字时钟信号在音频主模式， AIC23 产生帧信号，并将其发送到 DSP 芯片。 在音频从模式，该信号与 DSP 芯片产生。 MICBIAS 对驻极体传声器偏差调整缓冲的低噪声电压。 电压水平是额定AVDD 的 3/4 MICIN 对使用驻极体传声器偏差调整缓冲的放大器的输入。 如果没有外部阻抗，默认的增益是 5 MODE 串行接口模式。 0 为 I^2C 模式 1 为 SPI 模式 NC 空脚 RHPOUT 右部立体声混频放扬声器输出，额定 0DB 输入水平是 1V（方均根值），在 1DB 阶段提供 73～ 6DB 的增益 RLINEIN 右立体声线输入频道。 额定 0dB 输入水平是 1V，在 阶段提供从 ~12DB 的增益 ROUT 右立体声混音频道线输出，额定输出水平是 1V SCLK 控制口串行数据时钟对于 SPI 和两线控制模式，这是串行时钟输入 SDIN 控制口串行数据输入。 对 SPI 和两线控制模式，这是串行数据输入，也用作复位后的控制协议选择 VMID 解耦电压输入。 为进行噪声滤波， 10uF、 的电容应并行连接到这一引脚 XTI/MCLK XTO 晶振或者外部时钟的输入。 用作 AIC23 内部时钟的导出 晶振输出端，连接外部晶体。 若 XTI 连接外部时钟源，则此脚不用 3) 芯片 TLV320AIC23 的功能结构 芯片 TLV320AIC23 有一个大多数音频解码器所不具有的模拟旁路设置，它能够将模拟信号直接送出去回放，而不经过 A/D 转换，这对于系统调试非常有用。 实际最终的音频输出时模拟音频、经 D/A 转换的音频 和传声器输入 3 个的叠加，当然也可以通过软件编程实现对音频输出的控制。 为了使音频解码器能够正常工作并产生预期的音频效果，必须对相应的寄存器配置。 AIC23 提供了 11 个映像寄存器，见下表： AIC23 配置寄存器 地址 寄存器 地址 寄存器 0000000 左通道音频输入音量控制寄存器 0000110 电源节省控制寄存器 0000001 右通道音频输入音量控制寄存器 0000111 数。