课程设计论文-基于vhdl语言的简易逻辑分析仪设计

课程设计论文-基于vhdl语言的简易逻辑分析仪设计内容摘要：

仿真波形 如图 所示。 输入信号 oe 是功能选择信号，高电平时是写数据，低电平时是读数据。 输入信号 cs 是片选信号。 ram1 可看作是储存器，原先有数据在里面。 前 5 单元里都是 0， 第 6 个单元开始是数据 0 00、 0 00、 0 00 等。 所以当 oe 是低电平时，在每次时钟信号上升沿输出信号 data_o 是地址 A 和 C 中的数据 0 0 00。 基于 VHDL语言的简易逻辑分析仪设计 第 16页 共 24页 4 结束语 经过三周的努力， 本 次 课程设计 已经接近尾声。 在这期间 ，我学到了很多不懂的知识，受益匪浅。 虽然这次设计不是个人完全独立完成的，但是它让我认识到了实践给我们带来了无穷的理解，让我的想象和创造能力到了激发。 在第一个星期里，我自学了 VHDL 硬件描述语言。 在这期间还学习了关于 EDA 技术的一些知识和 MAXplusII 的使用方法，还有在网上搜索了一些关于自己设计课题的资料，了解了一下逻辑分析仪的基本原理，并对设计方案有了初步的想法。 第二个星期里，我主要 就自己的设计课题设计详细的实现方案，并用 VHDL 语言编程在 MAXplusII软件上编译仿真，观察分析仿真波形图是否符合要求。 并不断改进设计方案，使其达到理想的效果。 经过大概两周的时间，基本完成了设计部分。 在第三星期主要是就前几周的设计写课程设计报告。 用 VISIO 软件将设计时的原理草图转换成标准的原理图，按照标准课程设计模版写自己的报 告。 在这三周时间里，得到了老师和同学的帮助，基本圆满完成了课程设计。 通过本次课程设计，让我对 EDA 技术有了一定的认识， VHDL 语言设计的出现从根本上改变了以往数字电路的设计模式，使电路设计由硬件设计转变为软件设计，这样提高了设计的灵活性，降低了电路的复杂程度，同时也降低了设计的成本。 基于 VHDL语言的简易逻辑分析仪设计 第 17页 共 24页 5 参考文献 [1]王道宪． CPLD/FPGA 可编程逻辑器件应用与开发．北京：国防工业出版社 .． [2]张秀娟 ， 陈新华 .EDA 设计与仿真实践 .北京 :机械工业出版社 .. [3]潘松，黄继 业 .EDA 技术与 .北京： 清华大学出版社 .2020. [4]郑桐 ,李宏伟 ,丁茹 .基于 CPLD 的简易逻辑分析仪设计 .天津工程师范学院报 .. [5]曾繁秦，孙刚见，李冰，王强 .EDA 工程实践 .北京：清华大学出版社 .. 基于 VHDL语言的简易逻辑分析仪设计 第 18页 共 24页 附录： VHDL 源程序清单 转换接口模块 ： LIBRARY IEEE。 USE。 USE ； ENTITY CONVERSION IS 定义实体部分 PORT (CLK ,EN:IN STD_LOGIC。 DIN_1: IN STD_LOGIC。 DIN_2: IN STD_LOGIC。 DIN_3:IN STD_LOGIC。 DIN_4:IN STD_LOGIC。 CQOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。 END CONVERSION。 ARCHITECTURE BEHAV OF CONVERSION IS TYPE S IS (S0,S1,S2,S3)。 定义四种状态 SIGNAL STATE: S:=S0。 SIGNAL READ:STD_LOGIC。 SIGNAL THR_0,THR_1,THR_2,THR_3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK) 一个进程，时钟信号是其敏感信号 BEGIN IF RISING_EDGE(CLK) THEN 如果时钟上升沿 IF EN=’1’THEN CASE STATE IS WHEN S0=THR_0=DIN_1amp。 DIN_2amp。 DIN_3amp。 DIN_4。 STATE=S1。 WHEN S1=THR_1=DIN_1amp。 DIN_2amp。 DIN_3amp。 DIN_4。 STATE=S2。 WHEN S2=THR_2=DIN_1amp。 DIN_2amp。 DIN_3amp。 DIN_4。 STATE=S3。 WHEN S3=THR_3=DIN_1amp。 DIN_2amp。 DIN_3amp。 DIN_4。 STATE=S0。 READ=‘1’。 WHEN OTHERS=STATE=S0。 END CASE。 END IF。 END IF。 END PROCESS。 PROCESS(CLK) 另一个进程 BEGIN IF RISING_EDGE(CLK) THEN IF READ=’1’ THEN CQOUT=THR_0amp。 THR_1amp。 THR_2amp。 THR_3。 amp。 是连接符 END IF。 END IF。 基于 VHDL语言的简易逻辑分析仪设计 第 19页 共 24页 END PROCESS。 END BEHAV。 四位移位寄存器 VHDL 源程序： LIBRARY IEEE。 USE。 USE。 USE。 ENTITY SHIFTER_4 IS PORT(CLK,CE,CLR: IN BIT。 定义输入为位变量 DATA_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA_OUT:OUT STD_LOGIC)。 END SHIFTER_4。 ARCHITECTURE DENG OF SHIFTER_4 IS SIGNAL A: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK,CE,DATA_IN) BEGIN IF CLR=39。 039。 THEN A = 0000。 CLR 低电平，则异步清零 A ELSIF CLK39。 EVENT AND CLK=39。 139。 THEN IF CE=39。 039。 THEN A=DATA_IN。 ELSE A(3 DOWNTO 1)=A(2 DOWNTO 0)。 向左移位 A(0)=A(3)。 实现循环移位 END IF。 END IF。 DATA_OUT=A(0)。 END PROCESS。 END DENG。 比较器的 VHDL 的源程序： LIBRARY IEEE。 USE。 ENTITY HCT688 IS PORT(Q, P : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 GBAR : IN STD_LOGIC。 PEQ : OUT STD_LOGIC)。 END HCT688。 ARCHITECTURE VER1 OF HCT688 IS BEGIN PEQ =39。 039。 WHEN (Q(15 DOWNTO 0)=P(1。