毕业论文-基于fpga高频信号源的设计和制作

毕业论文-基于fpga高频信号源的设计和制作内容摘要：

所加信号的频率太低 时连接在变压器两端的电阻 R2 就会被短路 ， 致使 差分输出 OUT1 为零。 图 使用变压器 的差分转单端输出电路 ，经调试发现其压降为 （硅二极管为 ，锗二极管为 ）而 FPGA 认可的高电平其最小值是 2V，导致波形输出混乱，给调试工作带来了不必要的麻烦。 最后通过改接一个 0 的电阻使其低电平强制置零。 图 接有发光二极管的开关电路 图 修改后的开关电路 4. 如图 可见 MAX5884 的焊盘做的太小为了方便调试应该制作的稍大一些。 其次 在其右上角有一个过孔 A离 MAX5884 的引脚距离太近， 在焊接时很有可能堵住过孔 A而使其无法正常工作。 所以待布局布线完后应该进行局部调整以防隐患。 本科毕业设计说明书 第 21 页 共 38 页 图 MAX5884的局部版图 波形输出 图 图 上图 、 为本设计中所产生正弦波的一部分。 从上图可以看出 ， 对于正弦波而言 ，由于其具有单一的频谱特性，所以 当输出频率为 、 时其 输出波形比较光滑也不存在较大的失真，但是当其频率加到 时，由于输出波形点数的减少波形输出表现出一定的阶梯状； 建议在后级电路中加一个低通滤波器。 本科毕业设计说明书 第 22 页 共 38 页 图 图 5MHz的方波 上图 、 为本设计中所产生 方 波的一部分。 从上图可以看出 对于方波而言，频率为 、 5MHz 时输出波形还是比较理想的，但当频率降 到 1MHz 以下 时存在明显的失真 ，输出高电平期间波形 有一个 线性下降 的过程 ，输出低电平期间输出波形 有一个线性上升的过程。 图 图 上图 、 为本设计中所产生锯齿波的一部分。 从上图可以看出对于锯齿 波而言，频率为 、 时输出波形还是比较理想的 ，但是当频率增加 到 时存在明显的失真，低电平与高电平之间的变化不是很陡。 本科毕业设计说明书 第 23 页 共 38 页 图 3MHz的三角波 图 2MHz的三角波 上图 、 为本设计中所产生方波的一部分。 从上图可以看出对于三角波 而言，频率为 3MHz、 2MHz 时输出波形还是比较理想的 ，但是当其频率增加到 5MHz 时存在明显的失真。 本科毕业设计说明书 第 24 页 共 38 页 6 结论 在这 繁忙的 一年中，我参加了全国硕士研究生入学考试，待复试通过以后 又 全身心的投入到了本设计之中。 本文主要以基于 FPGA和高速 DAC为核心，设计信号源。 经过实践证明以 FPGA、高速 DAC、线驱动型运方构成信 号源的最小系统是可行的。 此系统设计周期短，而且在一定程度上达到了波形的切换与频率的选择。 本设计的缺陷是频率调节范围窄，不能够实现频率、相位、幅度的同步调整，此外 没有实现波形的任意性 也是本设计的一大缺陷。 由于论文工作时间有限以及作者的水平有限，本文只是在 初步了解高频信号源一些基本知识的基础上 ， 试探性的设计其实现电路。 方案和实现方法，大多是初步的，有待不断改进和完善。 虚拟仪器技术是仪器仪表领域发展的一门新兴技术 ，它通过简单、生动的操作界面控制 硬件电路功能的 实现。 因此，基于 虚拟仪器技术 的信号源设计是可行的，我 想它必定能够实现频率、相位、幅度的同步调整 ，以及波形的实时下载。 通过本次设计，我深入的了解了基于数字方式的信号源设计方法。 值得一提的是通过本次设计我深入的了解了基于 EDA设计工具的硬件开发环境 ，包括从最初的系统构 架 、方案论证、 器件选择、程序仿真到最后的电路调试。 本科毕业设计说明书 第 25 页 共 38 页 附录 A 源程序 VHDL 程序波形发生程序 library ieee。 use。 use。 use。 entity final is port( clk : in std_logic。 s_select : in std_logic_vector( 0 to 1)。 data4,data3, data2, data1 : in std_logic_vector(0 to 1)。 reset : in std_logic。 zu_clr : in std_logic。 da_clk : out std_logic。 fout : out integer range 0 to 16383)。 end final。 architecture final_arch of final is signal part_a : integer range 0 to 64。 signal part_b : integer range 0 to 11。 signal part_c : integer range 0 to 3。 signal part_d : integer range 0 to 2730。 signal part_cc : integer range 0 to 3。 signal con1 : integer range 0 to 64。 signal con2 : integer range 0 to 255。 signal data : integer range 0 to 16383。 begin process(clk) variable count : integer range 0 to 255。 本科毕业设计说明书 第 26 页 共 38 页 variable num : integer range 0 to 255。 variable tmp : integer range 0 to 16383。 variable a : std_logic。 begin if clk39。 event and clk=39。 139。 then case data4 is when 00=part_c=0。 when 01=part_c=1。 when10=part_c=2。 when11=part_c=3。 when others=null。 end case。 if reset=39。 039。 then part_a=0。 part_b=0。 part_c=0。 part_d=0。 con1=0。 con2=0。 num:=0。 tmp:=0。 a:=39。 039。 else if s_select =00 then if zu_clr=39。 039。 then fout=0。 a:=39。 039。 num:=0。 con1=0。 本科毕业设计说明书 第 27 页 共 38 页 data=0。 else case data1 is when 00=part_a=64。 part_b=1。 when 01=part_a=32。 part_b=2。 when10=part_a=16。 part_b=4。 when11=part_a=8。 part_b=8。 when others=null。 end case。 if part_cc=part_c then part_cc=0。 if a=39。 039。 then if num=part_a 1 then con1=64。 num:=0。 a:=39。 139。 else con1=con1+part_b。 num:=num+1。 end if。 else if num=part_a 1 then con1=0。 num:=0。 a:=39。 039。 else con1=con1part_b。 num:=num+1。 end if。 本科毕业设计说明书 第 28 页 共 38 页 end if。 else part_cc=part_cc+1。 end if。 case con1 is when 00=data=16383。 when 01=data=16372。 when 02=data=16342。 when 03=data=16293。 when 04=data=16224。 when 05=data= 16136。 when 06=data=16029。 when 07=data=15903。 when 08=data=15758。 when 09=data=15595。 when 10=data=15414。 when 11=data=15216。 when 12=data=15001。 when 13=data=14770。 when 14=data=14522。 when 15=data=14260。 when 16=data=13982。 when 17=data=13691。 when 18=data=13387。 when 19=data=13070。 when 20=data=12741。 when 21=data=12402。 when 22=data=12052。 when 23=data=11693。 when 24=data=11325。 when 25=data=10950。 when 26=data=10568。 when 27=data=10181。 when 28=data=9788。 when 29=data=9392。 when 30=data=8993。 when 31=data=8592。 when 32=data=8191。 when 33=data=7789。 when 34=data=7388。 when 35=data=6989。 when 36=data=6593。 when 37=data=6200。 when 38=data=5813。 when 39=data=5431。 when 40=data=5056。 when 41=data=4688。 when 42=data=4329。 when 43=data=3979。 when 44=data=3640。 when 45=data=3311。 when 46=data=2994。 when 47=data=2690。