基于fpga的定时器计数器的设计与实现论文资料

基于fpga的定时器计数器的设计与实现论文资料内容摘要：

、 提供了一套完整的表示组合逻辑基本元件的原语； 8 、 提供了双向通路和电阻器件的描述； 可建立 MOS 器件的电荷分享和衰减模型； 可以通过构造性语句精确地建立信号模型； 1 可描述顺序执行或并行执行的程序结构； 此外， Verilog HDL 语言还有一个重要特征就是：和 C 语言风格有很多的相似之处，学习起来比较容易。 河北大学 2020 届本科生毕业论文（设计） 4 1 计数器设计方式选择与论证 计数器实现方案论证 软件定时 利用通用微处理器（ CPU） 用汇编语言大进行定时 /计数，定时计数准确，但这会造 CPU资源的浪费或者无法满足实时处理的要求。 不可编程硬件 计数 /定时 器 不易控制，计数范围及定时值不易改变，功能较单一。 可编程硬件计数 /定时器 可编程定时器的计数定时值可以很容易的由软件来确定和改变，功能强，使用灵活。 基于以上考虑，可编程硬件计数 /定时器具有其它类型计数定时器不可具备的优点，本设计则选用第三种方案，设计一个基于 FPGA 芯片的可编程计数器 /定时器。 设计方式选择认证 采用硬件设计描述语言设计一般由 三 种设计方法，自下而上、自上而上和混合设计方法，其优缺点主要如下所示： 自下而上的设计 方法 自下而上的设计是传统的设计方法，是从基本单元出发，对设计进行逐层划分的过程。 这种设计方 法 与用电子元件在模拟实现板上建立一个系统的步骤有密切的关系。 优、缺点分别如下： 优点 ： 设计人员对这种设计方法比较熟悉 ， 实现各个子模块所需的时间较短。 缺点 ： 对系统的整体功能把握不足；由于必须先对多个子模块进行设计，因此实现整个系统的功能所需的时间长；另外，对设计人员之间相互协作也有较高的要求。 自上而下的设计方法 自上而下的设计是从系统级开始，把系统划分为基本单元，然后再把基本单元划分为下一层次的 基本单元，直到可用 EDA 元件实现为止。 这种方法的优、缺点如下。 优点 ： 在设计周期开始就做好了系统分析；由于设计的主要仿真和调试过程是在高层完成的，所以能够早期发现结构设计上的错误，避免了设计工作的浪费，方便了系统的划分和整个项目的管理，可减少设计人员劳动，避免了重复设计。 缺点 ： 得到的最小单元不标准，且制造成本高。 河北大学 2020 届本科生毕业论文（设计） 5 混合的设计方法 复杂数字逻辑电路和系统设计过程，通常是以上两种设计方法的结合。 设计时需要考虑多个目标的综合平衡。 在高层系统用自上而下的设计方法实现，而使用自下而上的方法从库元件或 以往设计库中调用已有的设计单元。 混合设计方法兼有以上两种方法的优点，并且可使用先进的矢量测试方法。 本次设计用 VerilogHDL 语言设计一个计数器系统，自上而下的设计方式本就是VerilogHDL 的特点，并且由以上分析可以看出自上而下的设计方式在系统级结构设计的优点，因此本设计采用了自上而下的设计方式。 河北大学 2020 届本科生毕业论文（设计） 6 图 21 计数器 整体设计框图 2 计数器整体设计方案 该设计整体设计方案如图 11，主要有地址寄存器、状态寄存器、数据寄存器、计数器、脉宽调制 模块 和捕获数据寄存器等模块组成。 其中地址寄存器主要用于对发送数据的目的寄存器寻址，地址范围为 000100，各地址对应寄存器及作用为： 000：状态寄存器，用于存放计数器工作模式选择数据； 001：数据寄存器 jia 高 8 位，加计数器最大值高 8 位数据； 010：数据寄存器 jia 低 8 位，加计数器最大值低 8 位数据； 011：数据寄存器 jian 高 8 位，减计数器初值高 8 位数据； 100：数据寄存器 jian 低 8 位，减计数器初值低 8 位数据； 状态寄存器用于计数器工作模式选择，所设计计数器共有：加计数、减计数、捕获模式、脉 宽调制模式四个状态，与状态寄存器所对应状态为： 0000000：加计数； 0000001：减计数； 0000010：捕获模式； 0000011：脉宽调模式。 控制信号有数据读取信号、捕获信号、捕获数据输出信号。 数据读取信号作用为：当8 位数据线 3 位地址线 时钟信号 控制信号 （数据读取信号、捕获信号 、捕获数据 数据输出信号） 16 位输出数据线 16 位加减 /计数器 输出数据寄存器 状态 寄存器 (地址 000) 捕获数据寄存器 脉宽调制 模块 数据 寄存器 a(地址 001010) 数据 寄存器 b(地址 011100) 地址寄存器（ 000100） 河北大学 2020 届本科生毕业论文（设计） 7 数据线数据准备好、地址准备好时，读取信号生效时才能将数据线的数据读入各数据寄存器中，这样可以有效保证输入的数据的准确性。 捕获信号作用为当计数器工作于捕获模式时，捕获信号有效时将计数器中的数据捕获进入捕获数据寄存器；捕获数据输出信号的作用为将捕获的数据由输出数据线输出，在捕获、输出 捕获数据过程中，计数器保持计数。 河北大学 2020 届本科生毕业论文（设计） 8 3 计数器 /定时器各种工作方式的设计 本设计分为加计数模块、减计数模块和顶层模块，捕获功能与脉宽调制功能设计在顶层模块中。 本设计所有程序均通过 Quartus II 编译平台编译仿真通过。 计数 工作模式 计数模块分为加计数模块和减计数模块，计数进制数据可以设定。 16 位加计数器模块 16 位计数器只有对脉冲进行计数功能，有 16位进制数据可以由设定端口（ indate[150]） ,复位端口，和 16 位数据输出端口。 图 31 16位加计数器器件图 程序流程图： 16 位加计数器源程序： 开始 检测到脉冲输入 是否到设定进制值 N Y 计数器清零，重新开始加计数 图 32 16位加计数 流程图 器 流程图 进制数值设定 河北大学 2020 届本科。