基于fpga的增量调制与解调

基于fpga的增量调制与解调内容摘要：

T 规定抽样率为 8KHz，每抽样值编 8 位码，即共有 2∧ 8=256 个量化值，因而每话路 PCM 编码后的标准数码率是 64kb/s。 为解决均匀量化时小信号量化误差大，音质差的问题，在实际中采用不均匀选取量化间隔的非线性量化方法，即量化特性在小信号时分层密，量化间隔小，而在大信号时分层疏，量化间隔大。 在实际中使用的是两种对数形式的压缩特性： A 律和 U 律 ， A 律编码主要用于 30/32 路一次群系统， U 律编码主要用于 24 路一次群系统。 A 律 PCM 用于欧洲和中国， U 律 PCM 用于北美和日本。 增量调制应用发展与技术介绍 增量调制简称 ΔM或增量脉码调制方式（ DM） ，它是继 PCM 后 出现的又一种模拟信号数字化的方法。 1946 年由法国工程师 De Loraine 提出，目的在于简化模拟信号的数字化方法。 主要在军事通信和卫星通信中广泛使用，有时也作为高速大规模集成电路中的 A/D 转 换器使用。 对模拟信号采样，并用每个样值与它的预测值的差值对周期脉冲序列进行调制，简称 △ M 或 DM。 已调脉冲序列以脉冲的有、无来表征差值的正负号，也就是差值只编成一位二进制码。 增量调制的基本原理是于 1946 年提出的，它是一种最简单的差值脉冲编码。 早期的语言增量调制编码器是由分立元件组成的。 随着模拟集成电路技术的发展， 70 年代 末出现了音节压扩增量调制集成单片， 80 年代 出现了瞬时压扩集成单片，单片内包括了开关电容滤波器与开关电容积分器，集成度不断提高，使增量调制的编码器的体积减小，功耗降低。 增量调制获得广泛应用的原因主要有以下几点：  在比特率较低时，增量调制的量化信噪比高于 PCM 的量化信噪比； 天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 4  增量调制的抗误码性能好。 能工作于误码率为 ～ 的信道中，而PCM 要求误比特率通常为 ～ ；  增量调制的编译码器比 PCM 简单。 增量调制最主要的特点就是它所产生的二进制代码表示模拟信号前后两个抽样值的差别 (增加、还是减少 )而不是代表抽样值本身的大小，因此把它称为增量调制。 在增量调制系统的发端调制后的二进 制代码 1 和 0 只表示信号这一个抽样时刻相对于前一个抽样时刻是增加 (用 1 码 )还是减少 (用 0 码 )。 收端译码器每收到 一个 1 码 ，译码器的输出相对于前一个时刻的值上升一个量化阶，而收到一个 0 码 ，译码器的输出相对于前一个时刻的值下降一个量化阶。 FPGA 简介 当采用基于 FPGA 的 嵌入式系统时，在设计周期之初不必为每个模块做出用硬件还是软件的选择。 如果在设计中间阶段需要一些额外的性能，则可以利用FPGA 中现 有的硬件资源来加速软件代码中的瓶颈部分。 由于 FPGA 中的逻辑单元是可编程的，可针对特定的应用而定制硬件。 因此， 仅使用所需要的硬件即可，而不必做出任何板级变动 (前提是 FPGA 中 的逻辑单元足够用 )。 设计者不必转换到另一个新的处理器或者编写汇编代码，就可做到这一点。 使用带可配置处理器的 FPGA 可获得设计灵活性。 设计者可以选择如何实现软件代码中的每个模块，如用定制指令，或硬件外围电路。 此外，还可以通过添加定制的硬件而获取比现成微处理器更好的性能。 另一点要知道的是， FPGA 有 充裕的资源，可配置处理器系统可以充分利用这一资源。 算法可以用软件，也可用硬件实现。 出于简便和成本考虑，一般利用软件来实现大部分操作，除非需要更高的速 度以满足性能指标。 软件可以优化，但有时是不够的。 如果需要更高的速度，利用硬件来加速算法是一个不错的选择。 FPGA 使 软件模块和硬件模块的相互交换更加简便，不必改变处理器或进行板级变动。 设计者可以在速度、硬件逻辑、存储器、代码大小和成本之间做出折衷。 利用 FPGA 可以 设计定制的嵌入式系统，以增加新的功能特性及优化性能。 Verilog 语言简介 Verilog HDL 是一种硬件描述语言（ HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语 言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和 VHDL 是目前世界上最流行的两种硬件描述语 言，都是在 20 世纪 80 年 代中期开发出来的。 前者由 Gateway Design Automation 公司（该公司于 1989 年被Cadence 公司 收购）开发。 两种 HDL 均为 IEEE 标准。 天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 5 Verilog HDL 的 最大特点就是易学易用，如果有 C 语言 的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把 Verilog HDL 内容安排在与ASIC 设 计等相关课程内部 进行讲授，由于 HDL 语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。 所以，我们在这 用 Verilog 语言 对其进行编程。 Verilog HDL 是 目前应用最为广泛的硬件描述语言． Verilog HDL 可 以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 Quartus II 软 件简介 Quartus II 是 Altera公司的综合性 PLD/FPGA开发软 件，支持原理图、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language） 等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Modelsim 软件简介 Mentor 公司的 ModelSim 是业界最优秀的 HDL 语言仿 真软件，它能提供友好的仿真环境，是业界唯一的单内核支 持 VHDL 和 Verilog 混 合仿真的仿真器。 它采用直接优化的编译技术、 Tcl/Tk 技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护 IP 核 ，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是 FPGA/ASIC 设计的首选仿真软件。 论文安排 本论文完成的是对增量调制与解调在 FPGA 的实现工作。 本文的内容安排如下： 第一章：绪论。 主要概述了增量调制与解调技术的背景 及 FPGA 技 术的简介。 第二章：增量调制的调制原理。 主要介绍了增量调制技术的基本原理以及各模块之间的关系。 第三章：增量解调原 理。 主要介绍了解调技术的基本原理以及增量调制抗噪声性能。 第四章：增量调制与解调的设计实现。 主要介绍了增量调制模拟电路的实现方法以及各个模块的简介 第五章：仿真实现， 在 Quartus II 软件上 进行增量调制与解调的编程，然后天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 6 在 Modelsim 软件上进行软件 仿真，证实程序的可行性，然后再在 Quartus II 软件商进行硬件仿真。 第六章：总结。 第七章：感谢。 天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 7 第二章 增量调制原理 增量调制简介 增量调制简称 ΔM，它是继 PCM 之后出现的又一 种模拟信号数字化方法。 最早是由法国工程 师 De Loraine 于 1946 年提出来的，其目的在于简化模拟信号的数字化方法。 在以后的三十多年间有了很大发展，特别是在军事和工业部门的专用通信网和卫星通信中得到广泛应用，不仅如此，近年来在高速超大规模集成电路中已被用作 A/D 转 换器。 增量调制获得广泛应用的原因主要有以下几点：  在比特率较低时，增量调制的量化信噪比高于 PCM 的量化信噪比；  增量调制的抗误码性能好。 能工作于误码率为 ～ 的信道中，而PCM 要求误比特率通常为 ～ ；  增量调制的编译码器比 PCM 简单。 增量调制最主要的特点就是它所产生的二进制代码表示模拟信号前后两个抽样值的差别 (增加、还是减少 )而不是代表抽样值本身的大小，因此把它称为增量调制。 在增量调制系统的发端调制后的二进制代 码 1 和 0 只 表示信号这一个抽样时刻相对于前一个抽样时 刻是增加 (用 1 码 )还是减少 (用 0 码 )。 收端译码器每收到一 个 1 码 ，译码器的输出相对于前一个时刻的值上升一个量化阶，而收到一个 0 码 ，译码器的输出相对于前一个时刻的值下降一个量化阶。 增量调制编码介绍 我们知道，一位二进制码只能代表两种状态，当然就不可能表示模拟信号的抽样值。 可是，用一位码却可以表示相邻抽样值的相对大小，而相邻抽样值的相对变化将能同样反映模拟信号的变化规律。 因此，采用一位二进制码去描述模拟信号是完全可能的。 编码的基本思想： 假设一个模拟 信 号 x(t) (为作图方便起见，令 x(t) ≥ 0)，可以用一时间间隔为Δt，幅度差为 177。 σ 的阶梯波 形 x180。 (t)去逼近它，如 图 1 所示。 只要 Δt足 够小，即抽样频率 fs = 1/Δt 足够高，且 σ 足 够小，则 x180。 (t) 可以相当近似于 x(t)。 在这里把σ 称 作量化阶， Δt=Ts 称 为抽样间隔。 天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 8 图 21 简单增量调制的编码过程 x180。 (t)逼近 x(t)的物理过程是这样的：在 时刻用 x(t)与 x180。 (t)比 较，倘若 x(t)＞x180。 (t)，就让 x180。 (t)上升一个量阶段，同时 ΔM调制器输出二进制 “ 1” ；反之就让 x180。 (t)下降一个量阶段，同时 ΔM 调制器输出二进制 “ 0”。 根据这样的编码思路，结合图 21 的波形，就 可以得到一个二进制代码序列 010101111110…。 除了用阶梯波 x180。 (t)去近似 x(t)以外，也可以用锯齿波 xo(t)去近似 x(t)。 而锯齿波 xo(t)也只有斜率为正 (σ/Δt)和斜率为负 （ σ/Δt)两种情况，因此也可以用 “ 1” 码表示正斜率和 “ 0” 码表示负斜率，以获得一个二进制代码序列。 即当 f(iΔt)f′(iΔt_)时，上升一个 σ，发 “ 1” 码； 当 f(iΔt)f′(iΔt_)时，下降一个 σ，发 “ 0” 码。 f′(iΔt_)是第 i 个抽样时刻前一瞬间的量化值。 增量调制的基本框图 图 22 增量调制基本框图 根据上述分析，我们给出增量调制器框图如图所示。 f′(iΔt_)可以由编码输出的二进制序列反馈到一个理想的积分器以后得到。 由于该积分器又具有解码功能，因此又称为本地解码器（译码器）。 f(iΔt)和 f′(iΔt_)的差值，可以用一个比较电路（减法器）来完成。 量化编码可以用一个双稳判决器来执行，并生成双极性f ( t )抽样 判决∑积分器f ( t )′ T ( t )e ( t )－＋P o ( t )RC( a ) 增 量 调 制器 ( 编码器 ) 框图 ( b ) RC 积分器天津大学仁爱学 院 2020 届 本科生毕业设计（论文） 9 二进制码序列。 具体调制过程描述如下： 设 f′(0)=0（即 t=0 时 刻前一瞬间的量化值为零），因此有 t=0 时 ， e(0)=f(0)f′(0)0，则 Po(0)=1； t=Δt 时 ， e(Δt)=f(Δt)f′(Δt_)0，则 Po(Δt)=1； t=2Δt 时， e(2Δt)=f(2Δt)f′(2Δt_)0，则 Po(2Δt)=0； t=3Δt 时， e(3Δt)=f(3Δt)f′(3Δt_)0，则 Po(3Δt)=1； t=4Δt 时， e(4Δt)=f(4Δt)f′(4Δt_)0，则 Po(4Δt)=0； t=5Δt 时， e(5Δt)=f(5Δt)f′(5Δt_)0，则 Po(5Δt)=1； t=6Δt 时， e(6Δt)=f(6Δt)f′(6Δt_)0，则 Po(6Δt)=1； 以此类推，即可得到如图 23 所示的波形。 细心的读者会发现图 23 中的 f′(t)和图 21 的波形不一样。 其实，图 21 的阶梯波只是为了形象地说明增量调制原理，而实际积分器的输出波形如图 23（ d）所示 图 23 增量调制过程示意图 t t0 2  t 3  t 4  t 5  t 6  t 7  t 8  t 9  t 10  t 11  t1。