复杂可编程逻辑器件与应用设计知识点总结

复杂可编程逻辑器件与应用设计知识点总结内容摘要：

r 是硬件描述语言 :硬件描述语言简称为HDL(Hardw are Description Language)是一种用形式化方法来描述数字电路和系统的语言 , 也是电子设计人员和电子设计自动化 (EDA)工具之间的界面。 集成电路的层次化设计 :系统级 (性能指标，如数据线宽度、速度等。 行为级（算法级）－－对功能的抽象描述，给出控制流图或数据流图。 寄存器传输级（ RTL级）－－描述宏单元的互连，反映功能的真值表和状态图，用大量的触发器、寄存器、选择器、算术逻辑单元等描述。 逻辑门级 (门级 )－－用逻辑图或布尔方程描 述，用门（与门、或门、非门）和少量的触发器描述。 电路级－－用晶体管、 MOS管、电阻、二极管、电容等描述。 版图级（物理级）－－以几何图形描述晶体管、 MOS管、电阻、二极管、电容等。 (利用计算机的强大运算功能，对HDL建模的复杂数字逻辑系统进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表。 根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。 仿真验证无误后用于制造ASIC芯片或写入 CPLD/FPGA器件中。 )IP－Intelligence Property指设计、生产集成芯片的硬件和软件工具与方法 “软核 ”（ Soft Core）－ “虚拟器件 ”在 EDA技术领域中，把用 HDL语言建立、功能经过验证、可以综合实现、电路集成总门数在 5000门以上的 HDL模型称之为 “软核 ”，而把由软核构成的器件称为 “虚拟器件 ”。 “固核 ”(Firm Core)：通常是指已在某一 CPLD或 FPGA器件上实现、经证明是正确的总门数在 5000门以上电路结构编码文件。 “硬核 ”(Hard Core)：已在某一种专用集成电路(ASIC)器件上实现、经证明是正确的总门数在5000门以上的电路 结构版图的掩膜。 用 HDL设计PLD数字系统的步骤 :文本编辑、编译、功能仿真、 时序仿真、芯片配置下载、实际工程测试与验证 用 HDL进行 CPLD设计的优点 :杂的设计设 4.设计与器件 /工艺无关 利用 Char6 配置和下载 ： 把 CPLD/FPGA设计代码送入芯片的过程（或操作）称为对 CPLD/FPGA器件的配置，也称为下载。 分类： 按使用计算机的通讯接口划分： 1）串口下载（ BitBlaster或MasterBlaster） 2）并口下载（ ByteBlaster） 3）USB接口下载 (MasterBlaster或 APU)等方式。 若按使用的 CPLD/FPGA器件划分： 1） CPLD编程（适用于片内编程元件为 EPROM、 E2PROM和闪存的器件） 2） FPGA下载（适用于片内编程元件为SDRAM的器件）按 CPLD/FPGA器件在编程下载过程中的状态划分： 1）主动配置方式在这种配置方式下 ,由 CPLD器件引导配置操作的过程并控制着外部存贮器和初始化过程 2）被动配置方式在这种配置方式下 ,由外部 CPU或控制器（如单片机）控制配置的过程。 CPLD/FPGA器件的工作状态 配置状态 (Configuration mode )指将编程数据装入CPLD/FPGA器件的过程，也可称之为下载状态；初始化状态 (Initialization)此时 CPLD/FPGA器件内部的各类寄存器复位，让 I／ O引脚为使器件正常工作作好准备。 用户状态 (User mode)即电路中CPLD器件正常工作时的状态； 用 ByteBlaster配置的两种工作模式： BitBlaster配置－－需专用电缆和器件。 ByteBlaster配置－－ ALTERA已开放配置原理，很容易由用户自制配置电缆，常用方法。 FPGA基本结构主要为查找表（ LUT）结构 1可编程逻辑块（ CLB） 2可编程输入输出块（ IOB） 3可编程连线资源（ PIR） FLEX10K器件主要由嵌入式阵列 EAB、逻辑阵列块LAB、快速布线互连 Fast Track和 I/O单元等四部分组成。 CPLD/FPGA器件的工作状态 ： 配置状态； 2初始化状态。 用户状态； ByteBlaster有两种配置模式 1)被动串行模式 (PS)配置。 2)边界扫描模式 (JTAG)配置。 器件编程下载的分类 按使用计算机的通讯接口划分：（ 1）串口下载；（ 2）并口下载；（ 3） USB接口下载等方式。 若按使用的 CPLD/FPGA器件划分： 1） CPLD编程； 2） FPGA下载 按CPLD/FPGA器件在编程下载过程中的状态划分： 1）主动配置方式； 2）被动配置方式 ALTERA的编程文件 ① SRAM Object格式（ .sof）:SOF 格式文件用于 FLEX器件的 Bit Blaster 或Byteblaster被动配置方式。 ② Programming Object格式（ .pof） :POF格式文件用于对 MAX系列器件编程配置 , 也可以用于对采用 EPROM配置方式的FLEX器件进行配置。 ③ Serial Bittream格式（ .sbf） :SBF格式文件是使用 Bit Blaster串行下载电缆 , 对 FLEX器件进行在线被动串行同步（ PS）配置的数据文件。 ④十六进制格式（ .hex） :HEX格式文件是使用第三方编程硬件对并行 EPROM编程的数据文件，从而可以将并行 EPROM作为数据源 ,用微处理器对 FLEX器件进行被动串行同步（ PS）配置或被动串行异步（ PSA）配置。 ⑤ ASCII码文本格式（ .ttf） :TTF格式文件适用于被动串行同步（ PS）配置和被动串行异步（ PSA）配置类型 , 它在配置数据之间以逗号分隔。 ⑥二进制格式（ .rbf） :RBF格式文件是包含 FLEX器件配置数据的二进制文件 , 此格式数据的存储方式为低位（ LSB）在前串行存储。 处理器（如计算机）可以按顺序读出此二进制数据并装入 FLEX器件 , 因此 , 可以用计算机等微处理器 , 以被动串行同步（ PS）配置和被动串行异步（ PSA）方式对器件进行在线重构。 对于编程元件为 E2PROM或闪存的 CPLD器件 (如MAX系列器件等 )，只需简单的利用专门的编程下载电缆（名为 ByteBlaster或 BitBlaster）将编程配置数据下载 到芯片中去即可。 特点：断电后下载数据不丢失。 在 MAX+PLUSⅡ中进行 AHDL设计的基本操作过程如下： 分析设计任务 ,将任务分解成若干功能模块 , 编制好每个模块的 AHDL程序。 在MAX+PLUSⅡ中使用文本编辑器 (Text Editor)中完成各个模块的程序输入与调试 ,并用 Create Default Symbol命令建立模块的符号文件（ .SYM文件）。 在图形编辑器 (Graphic Editor)中建立一个 GDF文件 ,调入各个模块文件，连接好输入输出管脚 ,然后编译调试通过。 在 MAX+PLUSⅡ的仿真器 (Simulator)中 ,模拟输入初始条件，进行功能仿真以便检查设计是否符合课题要求。 如果有错，则返回第二步重新进行修改，直至无误。 在Programmer中将经验证无误的设计配置文件下载到设计到 CPLD/FPGA芯片中。 对所设计的 CPLD/FPGA芯片进行实际电路验证。 AHDL程序基本结构 AHDL的规则及结构特点是： 在 ADHL语言中字符不区分大小写，即大小写的含义相同。 同一类型多个输入、输出或变量之间可以用逗号（ “,”）分隔，每一个完整的语句都以分号（ “； ”）结束。 用 “”可以注释一行，“%….%” 可以注释一段内容。 AHDL描述的内容可以等效为一个数字电路，在具体的逻辑描述中不是按照顺序一条一条执行，而是所有的语句都是同时并发执行的（并发特性）。 即 AHDL语言中的语句不依赖描述的前后顺序。 AHDL设计文件通常是由 3个段和一些语句组成。 在 AHDL文件中按先后顺序出现的各个段和语句（推荐） Title(可选 )：标题语句。 Include(可选 ):包含语句。 指定一个包含文件（ *.inc） . Constant(可选 )：常量定义语句。 定义符号常量。 Function …Return( 可选 )：函数原形声明语句。 Option(可选 )：设置语句。 设定文件中使用的数组的高低位顺序。 Subdesign Section: 子设计段。 Variable section (可选 ): 变量段。 Logic section: 逻辑段。 子设计段和逻辑设计段是每个 AHDL文件所必须包含的。 其余的皆是可选段（语句）。 AHDL中状态机说明 在变量段中对状态机的名称、状态以及状态位加以说明之后，就能够创建一个状态机。 状态机的每一个状态。