基于fpga的数字钟设计veriloghdl语言实现

基于fpga的数字钟设计veriloghdl语言实现内容摘要：

文件 错误 ! 未 找 到 引 用源。 VerilogHDL源代码进行综合 优化处理，生成门级描述的网络表文件，这是将高层次描述转化为硬件电路的关键步骤。 综合优化是针对 ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 ，仿真过程不涉及具体器件的硬件特性，是较为粗略的。 一般的设计，也可略去这一步骤。 行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线。 ，产生多项设计结果：（ a）适配报告，包括芯片内部资源利用情况 ，设计的布尔方程描述情况等；（ b）适配后的仿真模型；（ c）器件编程文件。 根据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性（如时延特性），所以仿真结果能比较精确的预期未来芯片的实际性能。 如果仿真结果达不到设计要求，就修改 VERILOGHDL源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片 CPLD/FPGA中。 3． 数字钟总体设计方案 数字钟实际上是一个对标准频率（ 1HZ）进行计数的计数电路。 图31 所示为数字钟 的一般构成框图。 主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。 图 31 数字钟的一般组成框图 数字钟的工作原理 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。 秒计数器满 60后向分计数器进位，分计数器满 60后向小时计数器进位，小时计数器按照“ 12归 1”规律计数。 计满后各计数器清零 ， 重新计数。 计数器的输出分别经译码器送数码管显示。 时基电路可以由石英晶体振荡电路构成，如果晶振频率为 1MHz，经 过 6次十分频就可以得到秒脉冲信号。 译码显示电路由七段译码器完成，显示由数码管构成。 分频模块电路设计与实现 晶体振荡器是构成数字式时钟的核心， 振荡器的稳定度及频率的精度决定了数字钟计时的准确程度， 它保证了时钟的走时准确及稳定。 分频后产生 1Hz 基准信号 秒 分 时 动 态 显 示 模 块 分频后产生动态扫描信号 复位 50MHz 晶振 石英晶体的选频特性非常好，只有某一频率点的信号可以通过它 ，其它频率段的信号均会被它所衰减 ， 而且 ， 振荡信号的频率与振荡电路中的 R、 C元件的数值无关。 因此 ， 这种振荡电路输出的是准确度极高的信号。 然后再利用分频电路 ， 将其输出信号转变为秒信号，其组成框图如图 41。 图 41 秒信号产生电路框图 本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的50MHz 的方波信号，其输出至分频电路。 分频电路的逻辑框图 如图 42： always@(posedge inclk or posedge reset)begin if(reset==1)begin fp1=0。 f1=139。 b0。 end else begin if(fp1==24999999)begin fp1=0。 f1=!f1。 end else fp1=fp1+1。 end end always@(posedge inclk or posedge reset)begin if(reset==1)begin fp2=839。 b0。 f2=139。 b0。 end 分频电路。