基于fpga的数字时钟课程设计

基于fpga的数字时钟课程设计内容摘要：

begin D=1。 //guan jian EN=1。 end else begin D=0。 EN=1。 end end end endmodule D Z Z _Tins tKEY [1. .0]R ESE TC LK4HH OU R [4. .0]M IN [5. .0]SEC [5. .0]TS[ 1. .0]DEN 三、计时调整时间模块代码： （ 1）小时计时和小时计时的调整： module DZZ_H(DATA_H,HOUR,CLK,D,KEN,TS)。 output [4:0]HOUR。 input [4:0]DATA_H。 input CLK。 input D。 input [1:0]TS。 input KEN。 reg [4:0]HOUR。 reg CLK1。 always @(TS) begin if(TS==239。 b11) CLK1=D。 else CLK1=CLK。 end always @(posedge CLK1 or negedge KEN) begin if(!KEN) begin HOUR=DATA_H。 end else begin if(TS==239。 b00) begin if(HOUR=539。 b10110 ) begin HOUR=HOUR+139。 b1。 end else begin HOUR=539。 b00000。 end end else if(TS==239。 b11) begin if(HOUR=539。 b10110) begin HOUR=HOUR+139。 b1。 end else begin HOUR=539。 b00000。 end end else begin HOUR=HOUR。 end end end endmodule D Z Z _Hins tD AT A_H [4. .0]C LKDKENT S[ 1. .0]H OU R [4. .0] （ 2）分计时和分计时的调整： module DZZ_M(DATA_M,MIN,CLK,KEN,CO,D,TS)。 output [5:0]MIN。 output CO。 input [5:0]DATA_M。 input CLK。 input D。 input KEN。 input [1:0]TS。 reg [5:0]MIN。 reg CO。 reg CLK1。 always @(TS) begin if(TS==239。 b10) CLK1=D。 else CLK1=CLK。 end always @(posedge CLK1 or negedge KEN) begin if(!KEN) begin MIN=DATA_M。 end else begin if(TS==239。 b00) begin if(MIN=639。 b111010) begin MIN=MIN+139。 b1。 CO=0。 end else begin MIN=639。 b000000。 CO=1。 end end else if(TS==239。 b10) begin if(MIN=639。 b111010) begin MIN=MIN+139。 b1。 end else begin MIN=639。 b000000。 end end else begin MIN=MIN。 end end end endmodule D Z Z _Mins tD AT A_M [5. .0]C LKKENDTS[ 1. .0]M IN [5. .0]CO （ 3）秒计时和秒计时的调整： module DZZ_S(DATA_S,SEC,CLK,KEN,CO,TS,D)。 output [5:0]SEC。 output CO。 input [5:0]DATA_S。 input CLK。 input KEN。 input [1:0]TS。 input D。 reg [5:0]SEC。 reg CO。 reg CLK1。 always @(TS) begin if(TS==239。 b01) CLK1=D。 else CLK1=CLK。 end always @(posedge CLK1 or negedge KEN) begin if(!KEN) begin SEC=DATA_S。 end else begin if(TS==239。 b00) begin if(SEC=639。 b111010) begin SEC=SEC+139。 b1。 CO=0。 end else begin SEC=639。 b000000。 CO=1。 end end else if(TS==239。 b01) begin if(SEC=639。 b111010) begin SEC=SEC+139。 b1。 end else begin SEC=639。 b000000。 end end else begin SEC=SEC。 end end end endmodule D Z Z _Sins tD AT A_S [5. .0]C LKKENTS[ 1. .0]DSEC [5. .0]CO 四、选择模块： module DZZ_SL(DATA_S,DATA_M,DATA_H,OUT。