基于eda智能抢答器设计

基于eda智能抢答器设计内容摘要：

e II、 Stratix II 系列、 Stratix GX 系列等。 支持 IP 核，包含了 LPM/Mega Function 宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。 此外， Quartus II 通过和 DSP Builder 工具与Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（ SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Quartus II 的优点 该软件界面友好，使用便捷，功能 强大，是一个完全集成化的可编程逻辑设计环境，是先进的 EDA 工具软件。 该软件具有开放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方 式。 具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 对第三方 EDA 工具的支持 对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放 EDA 工具。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。 该平台支持一个工作组环境下的设计要求，其中包括支持基于 Inter 的协作设计。 Quartus平台与 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和 Synplicity 等EDA 供应商的开发 工具相兼容。 改进了软件的 Logic Lock 模块设计功能，增添了 Fast Fit 编译选项，推进了网络编辑性能，并 提升了调试能力 [4]。 CPLD 简介 CPLD 主要是由可编程逻辑宏单元（ MC,Macro Cell）围绕中心的可编程互连矩阵单元组成。 其中 MC 结构较复杂，并且有复杂的 I/O 单元互连结构，可由用户根据 需要生成特定的电路结构，完成一定的功能。 由于 CPLD 内部采用固定长度的金属线进行各逻辑块的互连，所以设计逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。 CPLD 可编程逻辑器件的发展历程 常州大学本科生毕业设计（论文） 第 6 页 共 28 页 20 世纪 70 年代中期出现了可编程逻辑阵列器件，它由可编程的与阵列和可编程的或阵列组成。 由于其编程复杂，开发又一定的难度，因而没有得到广泛应用。 20 世纪 70 年代末，推出了可编程阵列逻辑器件，它由可编程的与阵列和固定的或阵列组成，采用熔丝编程的方式，双极性工艺制造，器件的工作速度很高。 由于它的输出结构种类很多，设计很灵活，因而成为第一个得到普通应用的可编程逻辑器件。 20 世纪 80 年代初， Lattice 公司发明了通用阵列逻辑器件，采用输出逻辑宏单元的形式和 EECMOS 工艺结构，具有可擦除 、可重复编程、数据可长期保存和可重新组合结构等特点。 GAL 比 PAL 使用更加灵活，因而得到广泛应用。 到80 年代中期， Xilinx 公司提出现场可编程概念，同时生产出世界上第一片现场可编程逻辑门阵列器件。 它是一种新型的高密度 PLD，采用 CMOSSRAM 工艺制作，内部由许多 独立的可编程逻辑模块组成，逻辑块之间可以灵活地相互连接，具有密度高、编程速度快、设计灵活和可再配置设计能力等许多优点。 同一时期，Altera 公司推出 EPLD 器件。 到 80 年代末， Lattice 公司 提出了在系统可编程能力的复杂可编程逻辑器件。 CPLD 是在 EPLD 的基础上发展起来的，采用EECMOS 工艺，增加了内部互连线，改进了内部结构体系，比 EPLD 性能更好，设计更加灵活。 进入 20 世纪 90 年代后，高密度 PLD 在生产工艺、器件的编程和测试技术等方面都有了飞速的发展。 器件的可用逻辑门数超过百万门，并出现了内嵌式复杂功能模块的 SoPC。 目前世界各著名的半导体器件公司，均可提供不同类型的CPLD 和 FPGA 产品，新的 PLD 产品不断面世。 众多公司的竞争促进了可编程集成电路技术的提高，使其性能不断完善，产品日益丰富。 目前应用已深入网络、仪表仪器、汽车电子、数控机 床、航天测控设备等方面。 CPLD 的特点 它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产之中。 几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD 器件。 CPLD 器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。 CPLD 的使用 CPLD 是一种用户根据各自需要而自行构造逻辑功能的 数字集成电路。 其基本设计方法是借助集成开发平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。 此处以抢答器为例简述芯片的设计流程， CPLD 的工作大部分是在电脑上完成的。 打开集成开发软件（ Altera 公司 Quartus II） → 画原理图、写硬件描述语言（ VHDL）→ 设置工程器件 → 编译 → 给出逻辑电路的激励信号，进行仿真，查看逻辑输出结常州大学本科生毕业设计（论文） 第 7 页 共 28 页 果是否正确 → 进行管脚输入、输出锁定 → 生成代码 → 通过下载电缆将代码传送并存储在 CPLD 芯片中。 （图 为 CPLD 的结构 与工作原理图） 图 CPLD 的结构与工作原理图 常州大学本科生毕业设计（论文） 第 8 页 共 28 页 3 系统分析与总体方案设计 智能抢答器的整体设计 智能抢答器主要由 4 部分组成： ：该智能抢答器共设 8 个组别，每组控制一个抢答开关，分别为q1~q8 等。 在主 持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，同时显示器显示出抢答者的组别。 同时，电路处于自锁状态，以使其他组的抢答器按钮不起作用。 ： 在初始状态时， 主持人可以设置答题时间的初时值。 在主持人对抢答组别进行确认，并给出倒计时计数开始信号以后，抢答者便可开始回答问题。 此时，显示器从初始值开始倒计时，计至 0 时停止计数，同时扬声器发出超时报警信号。 若参赛者在规定的时间内回答完问题，主持人即可给出计时停止信号，以免扬声器鸣叫。 ： 在初始状态时，主持人可以给每组设置初始分值。 每组抢答完后， 显示最先抢答选手号码。 4．抢答成功扬声器提示模块：对抢答成功者予以提示。 智能抢答器工作流程图如图 所示 图 抢答器工作流程图 抢答器的工作流程图如图 所示：主持人按键、 LED 灯亮、选手开始抢答，某位选手按键抢答， LED 灯灭，数码显示管显示选手号码，抢答结束后由主持人按下复位键，下一轮抢答开始。 其中抢答器的基本工作原理：在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，其他选手抢答无效，在整个抢答器工作过程中，显示电路等还要根据现场的实际情况向外电路输出最优先的信号，数码显示管显示抢答成功选手号码。 智能抢答器的硬件框图 抢答器是由锁存器、编码器、数码显示器、 led 灯显示器所组成的，其中逻辑设计结构如图 所示，八路抢答器的系统功能组成主要由锁存模块、编码 模块、数码显示模块、 扬声器发声 提示模块等四个模块组成。 八路抢答器主要系统常州大学本科生毕业设计（论文） 第 9 页 共 28 页 由 EPM570T100C3 芯片来控制，把程序写到 EPM570T100C3 芯片中实现抢答器上述四个功能。 硬件结构如图 所示，主要由 EPM570T100C3 核心芯片控制。 图 系统结构框图 图 硬件结构图 实现方案分析与比较 智能抢答器有多种可选的实现方案，下面对三种比较常用的方法进行比较，并选择最优的方法。 方案一：采用中小规模集成数字电路 利用硬件电子元器件实现，用机械开关按钮作为控制开关，完成抢答输入信号的触发。 该方案特点是中小规模集成电路应用技术 成熟，性能可靠，能方便的完成选手抢答的基本功能，没有软件设计部分，不需要编程，但是电路结构复杂，调试困难，涉及到的外围元器件很多，造成抢答器的成本较高，并且制作过程工序比较繁琐，不便于安装与调试，给实际操作带来很到的麻烦。 方案二：采用单片机作为控制核心 运用单片机作为控制核心设计系统可以完成运算控制、信号识别以及显示功能的实现。 由于单片机技术比较成熟，应用起来方便、简单并且单片机周围的辅助电路也比较少，便于控制和实现。 主要模块系统框图如图 ： 常州大学本科生毕业设计（论文） 第 10 页 共 28 页 图 主要模块系统框图 方案三：采用 EDA 技术设计 现代电子设计技术的核心是 EDA 技术。 EDA 的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测 试与仿真操作，大大提高了大规模系统电子设计的自动化程度。 设计者的工作仅限于利用软件方式，即利用硬件描述语言（如 VHDL）来完成对系统硬件功能的描述。 EDA 技术使实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。 EDA 技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有 EDA 工具的支持，都将是难以完成的。 综上所述，方案三为最佳设计方案。 硬件方案设计 设计平台与仿真工具选择 Quartus II 是 Altera 公司的第四代可编程逻辑器件集成开发环境，提供 从设计输入到器件编程的全部功能。 Quartus II可以产生并识别 EDIF 网表文件、 VHDL网表文件，为其他 EDA 工具提供了方便的接口：可以在 Quartus II 集成环境中自动运行其他 EDA 工具。 Quartus II 软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的 EDA 工具软件。 Quartus II 软件的开发流程可以概括为以下几步：设计输入、设计编译、设计时序分析、设计仿真和器件编程，具有 FPGA 和 CPLD 芯片设计的所有阶段的解决方案。 （ 1） 设计输入 Quartus II 软件在 File 菜单中提供“ New Project Wizard”向导，引导设计者完成项目的创建。 当设计者需要向项目中添加新的 VHDL 文件时，可以通过“ New”选项选择添加。 （ 2） 设计编译 Quartus II 编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的 Altera 系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。 （ 3） 设计定时分析单击 Project 菜单下的“ Timing Settings”选项，可以方便地完成时间参数的设定。 Quartus II 软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的 Timing Analyses 文件夹中显示。 常州大学本科生毕业设计（论文） 第 11 页 共 28 页 （ 4） 设计仿真 Quartus II 软件允许设计者使用基于文本的向量文件（ .vec）作为仿真器的激励，也可以在 Quartus II 软件的波形编辑器中产生向量波形文件（ .vwf）作为仿真器的激励。 （ 5 ） 器件编程设计者可以可以将配置数据通过 MasterBlaster 或ByteBlasterMV 通信电缆下载到器件当中，通过被动串行（ Passive Serial）配置模式或 JTAG 模式 对器件进行配置编程，还可以在 JTAG 模式下给多个器件进行编程。 自顶向下的设计方法 本设计采用自顶向下的设计方法来完成抢答器系统。 所谓自顶向下的设计方法，是指在设计过程中，从数字系统的最高层次出发，进行仿真验证，再将系统划分成各个子模块。 然后再对各个子模块进行仿真验证，合格之后经 EDA 开发平台由计算机自动综合成门级电路，进行门级仿真验证。 自顶向下的方法强调在每个层次进行仿真验证，以保证系统性能指标的实现，以便于在早期发现和纠正设计中出现的错误。 自顶向下设计方法的突出优点： （ 1） 适合于复杂和大规模的数字系统的开发，便于层次式、结构化的设计思想。 （ 2） 各个子系统可以同时并发，缩短设计周期。 （ 3） 对于设计的系统进行层层分解，且在每一层次进行仿真验证，设计错误。