33qdpsk调制解调原理-中山大学信息科学与技术学院本科教育网站

33qdpsk调制解调原理-中山大学信息科学与技术学院本科教育网站内容摘要：

入，查找表一般完成纯输入组合逻辑功能。 FPGA 5 内部寄存器结构相当灵活，可以配置为带同步 /异步复位或置位、时钟使能的触发器（ FF， Flip Flop），也可以配置成锁存器（ Latch）。 FPGA 一般依赖内部寄存器完成同步时序逻辑设计。 图 21 FPGA 的结构原理图 ]6[ （ 3） 嵌入式块 RAM 目前大多数 FPGA 都有内嵌的块 RAM（ Block RAM）。 FPGA 内部嵌入可编程 RAM模块，大大拓展了 FPGA的应用范围和使用灵活性。 FPGA内嵌的块 RAM一般可以灵活配置为单端口 RAM（ SPRAM， Single Port RAM）、双端口 RAM（ DPRAM， Double Port RAM）、伪双端口 RAM（ Pseudo DPRAM）、 CAM（ Content Addressable Memory）、 FIFO（ First In First Out）等常用存储结构。 （ 4） 丰富的布线资源 布线资源连通 FPGA 内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。 FPGA 内部有着非常丰富的布线资源，这些布线资源根据工艺、长度、宽度和分布位置的不同而被划分为不同的等级，在基本逻辑单元内部还有各式各样的布线资源和专用时钟、复位等控制信号。 （ 5） 底层嵌入功能单元 6 底层嵌入功能单元指那些通用程度较高的嵌入式模块，比如 PLL（ Phase Locked Loop）、 DLL（ Delay Locked Loop）、 DSP、 CPU等。 目前大多数 FPGA厂商都在 FPGA 内部集成了 DLL 或者 PLL 硬件电路，用以完成时钟的高精度、地抖动的倍频、分频、占空比调整、移相等功能。 （ 6） 内嵌专用硬核 这里讲的硬核主要指那些通用性相对较弱，不是所有 FPGA 器件都包含硬核（ Hard Core）。 FPGA 内部有两个阵营：一方面是通用性较强，目标市场范围很广，价格适中的 FPGA；另一方面是针对性较强，目标市场明确，价格较高的FPGA。 前者主要指低成本（ Low Cost） FPGA，后者主要指某些高端通信市场的可编程逻辑器件。 ]9[ FPGA 设计流程 FPGA 的设计流程大致可分为 设计输入、综合、功能仿真（前仿真）、实现、时序仿真（后仿真）、配置下载等六个步骤，设计流程如图 22 所示。 下面分别介绍各个设计步骤。 图 22 FPGA 设计流程图 必要修改 设计输入 必要修改 功能仿真 设计综合 时序分析 仿真网表 设计实现 报告文件 位流文件 配置器件 时序仿真 7 （ 1） 设计输入 设计输入包括使用硬件描述语言 HDL、状态图与原理图输入三种方式。 HDL设计方式是现今设计大规模数字集成电路的良好形式，除 IEEE 标准中 VHDL 与Verilog HDL 两种形式 外，尚有各自 FPGA 厂家推出的专用语言，如 Quartus 下的 AHDL。 HDL 语言描述在状态机、控制逻辑、总线功能方面较强，使其描述的电路能特定综合器（如 Synopsys 公司的 FPGA Compiler II 或 FPGA Express）作用下以具体硬件单元较好地实现；而原理图输入在顶层设计、数据通路逻辑、手工最优化电路等方面具有图形化强、单元节俭、功能明确等特点，另外，在Altera 公司 Quartus 软件环境下，可以使用 Memory Editor 对内部 memory 进行直接编辑置入数据。 常用方式是以 HDL 语言为 主，原理图为辅，进行混合设计以发挥二者各自特色。 通常， FPGA 厂商软件与第三方软件设有接口，可以把第三方设计文件导入进行处理。 如 Quartus 与 Foundation 都可以把 EDIF 网表作为输入网表而直接进行布局布线，布局布线后，可再将生成的相应文件交给第三方进行后续处理。 （ 2） 设计综合 综合，就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。 也就是是说，被综合的文件是 HDL 文件（或相应文件等），综合的依据是逻辑设计的 描述和各种约束条件，综合的结果则是一个硬件电路的实现方案，该方案必须同时满足预期的功能和约束条件。 对于综合来说，满足要求的方案可能有多个，综合器将产生一个最优的或接近最优的结果。 因此，综合的过程也就是设计目标的优化过程，最后获得的结构与综合器的工作性能有关。 （ 3） 仿真验证 从广义上讲，设计验证包括功能与时序仿真和电路验证。 仿真是指使用设计软件包对已实现的设计进行完整测试，模拟实际物理环境下的工作情况。 前仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能 是 否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体 器件的硬件特性，如延时特性；而在布局布线后，提取有关的器件延迟、连线延时等时序参数，并在此基础上进行的仿真称为后仿真，它是接近真实器件运行的仿真。 8 （ 4） 设计实现 实现可理解为利用实现工具把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能连接的布线通道进行连线，并产生相应文件（如配置文件与相关报告）。 通常可分为如下五个步骤。 a） 转换：将多个设计文件进行转换并合并到一个设计库文件中。 b） 映射：将网表中逻辑门映射成物理元素，即把逻辑设计分割到构成可编程逻辑阵列内的可配置逻辑块与输入输 出块及其它资源中的过程。 c） 布局与布线：布局是指从映射取出定义的逻辑和输入输出块，并把它们分配到 FPGA 内部的物理位置，通常基于某种先进的算法，如最小分割、模拟退火和一般的受力方向张弛等来完成；布线是指利用自动布线软件使用布线资源选择路径试着完成所有的逻辑连接。 最新的设计实现工具是时序驱动的，即在器件的布局布线期间对整个信号通道执行时序分析，因此可以使用约束条件操作布线软件，完成设计规定的性能要求。 在布局布线过程中，可同时提取时序信息形成报靠。 d） 时序提取：产生一反标文件，供给后续的时序仿真使用。 e） 配置：产生 FPGA 配置时的需要的位流文件。 在实现过程中可以进行选项设置。 因其支持增量设计，可以使其重复多次布线，且每次布线利用上一次布线信息以使布线更优或达到设计目标。 在实现过程中应设置默认配置的下载形式，以使后续位流下载正常。 （ 5） 时序分析 在设计实现过程中，在映射后需要对一个设计的实际功能块的延时和估计的布线延时进行时序分析；而在布局布线后，也要对实际布局布线的功能块延时和实际布线延时进行静态时序分析。 从某种程序来讲，静态时序分析可以说是整个FPGA 设计中最重要的步骤，它允许设计者详尽地分析 所有关键路径并得出一个有次序的报告，而且报告中含有其它调试信息，比如每个网络节点的扇出或容性负载等。 静态时序分析器可以用来检查设计的逻辑和时序，以便计算各通中性能，识别可靠的踪迹，检测建立和保持时间的配合，时序分析器不要求用户产生输入激励或测试矢量。 虽然 Xilinx 与 Altera 在 FPGA 开发套件上拥有时序分析工具，但在拥有第三方专门时序分析工具的情况下，仅利用 FPGA 厂家设计工具进行布 9 局布线，而使用第三方的专门时序分析工具进行时序分析，一般 FPGA 厂商在其设计环境下皆有与第三方时序分析工具的接口。 （ 6） 下载验证 下载是在功能仿真与时序仿真正确的前提下，将综合后形成的位流下载到具体的 FPGA 芯片中，也叫芯片配置。 FPGA 设计有两种配置形式：直接由计算机经过专用下载电缆进行配置；由外围配置芯片进行上电时自动配置。 因 FPGA 具有掉电信息丢失的性质，因此可在验证初期使用电缆直接下载位流，如有必要再将烧录配置芯片中（如 Xilinx 的 XC18V系列， Altera 的 EPC2 系列）。 使用电缆下载时有多种直载方式，如对 Xilinx 公司的 FPGA 下载可以使用 JTAG Programmer、 Hardware Programmer、 PROM Programmer 三种方式，而对 Altera公司的 FPGA可以选择 JTAG方式或 Passive Serial 方式。 因 FPGA大多支持 IEEE的 JTAG 标准，所以使用芯片上的 JTAG 口是常用下载方式。 将位流文件下载到 FPGA 器件内部后进行实际器件的物理测试即为电路验证，当得到正确的验证结果后就证明了设计的正确性。 电路验证对 FPGA 投片生产具有较大意义。 VHDL 硬件描述语言简述 ]4[ ]7[ VHDL 的英文全 名是 VeryHighSpeed Integrated Circuit Hardware Description Language,诞生于 1982 年。 1987 年底， VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言。 自 IEEE 公布了 VHDL 的标准版本， IEEE1076（简称 87 版 )之后，各 EDA 公司相继推出了自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。 此后 VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。 1993 年， IEEE 对 VHDL 进行了修订，从更 高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版本的 VHDL，即IEEE 标准的 10761993 版本，（简称 93 版）。 现在， VHDL 和 Verilog 作为 IEEE的工业标准硬件描述语言，又得到众多 EDA 公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 有专家认为，在新的世纪中， VHDL 与 Verilog语言将承担起大部分的数字系统设计任务。 VHDL 主要用于描述数字系统的结构，行为，功能和接口。 除了含有许多具 10 有硬件特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语 言。 VHDL 的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分 ,及端口 )和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是 VHDL 系统设计的基本点。 应用 VHDL 进行工程设计的优点有： （ 1） VHDL 支持从上到下和基于库的设计方法，而且支持同步电路、异步电路、现场可编程门阵列器件以及其他随机电路的设计。 （ 2） 与其他的硬件描述 语言相比， VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。 强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （ 3） VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 （ 4） VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 （ 5） 对于用 VHDL 完成的一个确定的设计， 可以利用 EDA 工具进行逻辑综合和优化，并自动的把 VHDL 描述设计转变成门级网表。 （ 6） VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 11 第三章 数字相位调制 及 QDPSK 调制解调系统设计方法 PSK 调制原理 数字相移键控 (PSK)是利用载波的不同相位或相位变化来传递信息的，可以分为绝对相移 (CPSK)和相对相移 (DPSK)两种。 绝对调相 (CPSK)]1[ 所谓绝 对调相即 CPSK，是以载波相位的不同绝对值来表示不同的数字符号。 对二进制 CPSK，若用相位π表示“ 0”码，相位 0 表示“ 1”码，即规定数字基带为“ 0”码时，已调信号相对于载波信号的相位为π；数字基带为“ 1”码时，已调信号相对于载波信号为同相；按此规定， 2CPSK 信号的数学表达式为： 码为码为”0“),c os (”1“),c os ()(002 tAtAtSCCC P SK 式 (31)中， 0 为载波的初始相位。 受控载波在 0、π 两个相位上变化如图 31所示。 其中，图 31（ a）为数字基带信号 S(t)（也称 绝对码）波形；图 31（ b）为载波波形，图 31（ c）为 2CPSK 绝对调相波形，图 31（ d）为双极性数字基带信号波形。 图 31 2CPSK 信号波形图 ]1[ (31) 12 从图 31 可见， 2CPSK 信号可以看成是双极性数字基带信号乘以载波而产生的，即 )c o s ()()( 02   tAtutS CC。