fpga基于hdl的十进制计数器、显示系统设计内容摘要：
进行布局布线，双击 Generate Programming File生成下载文件，双击 Configure Target Device，按照提示完成下载。 下载后，改变拨动开关和按键，观察结果。 使用 chipscope片内逻辑分析 仪对设计进行硬件调试，验证设计是否正确。 掌握该调试方法和调试步骤。 三、 实验 结果 及分析 数码管驱动模块 () module led(sum,q)。 input [3:0] sum。 output [6:0] q。 reg [6:0] q。 always @ (sum) begin case (sum) 439。 b0000: q=739。 b0000001。 439。 b0001: q=739。 b1001111。 439。 b0010: q=739。 b0010010。 439。 b0011: q=739。 b0000110。 439。 b0100: q=739。 b1001100。 439。 b0101: q=739。 b0100100。 439。 b0110: q=739。 b0100000。 439。 b0111: q=739。 b0001111。 439。 b1000: q=739。 b0000000。 439。 b1001: q=739。 b0000100。 439。 b1010: q=739。 b0001000。 439。 b1011: q=739。 b1100000。 439。 b1100: q=739。 b0110001。 439。 b1101: q=739。 b1000010。 439。 b1110: q=739。 b0110000。 439。 b1111: q=739。 b0111000。 endcase end endmodule 十进制计数器 () module t10(CLK,CLR,ENA,SUM,COUT)。 input CLK。 input CLR。 input ENA。 output [3:0] SUM。 output COUT。 reg [3:0] SUM=439。 b0000。 reg COUT=0。 always @ (posedge CLR or posedge CLK ) begin if( CLR ) begin SUM=439。 b0000。 COUT=0。 end else if (ENA) begin if (SUM==439。 b1001) begin SUM=439。 b0000。 COUT=1。 end else begin。阅读剩余 0%
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