通信工程毕业设计论文-基于eda的八路抢答器设计

通信工程毕业设计论文-基于eda的八路抢答器设计内容摘要：

10\Q11Q14：计数器输出端； /Q14：第 14级计数器反相输出端； VDD：正电源； VSS：地。 5 主持人按键 锁存器 选手按键 LED灯亮 译码显示 LED灯灭 数码显示管 3 系统的设计方案 设计要求 学习 ALTERA 公司的 FPGA/CPLD 的结构、特点和性能。 学习集成开发软件 MAX+plus II/Quartus II 的使用及设计过程。 熟悉 EDA 工具设计数字电路设计方法，掌握 VHDL 硬件描述语言设计方法。 根据给定题 目设计数字电路，来加深对可编程逻辑器件的理解和掌握。 在所选择器件内完成八路抢答器的设计，要求设计完成后芯片具有抢答器的全部功能、包括显示和操作接口。 抢答器要求有八路抢答输入，抢答逻辑设计合理（具有抢答锁定），抢答编号显示，抢答成功指示，抢答完成后状态复位。 在相应的器件平台上完成设计的输入、编译、综合或适配通过。 8路抢答器控制系统是娱乐活动中经常使用的重要基础设备之一，根据抢答要求，系统所需实现的功能如下： 1． 主持人按键清零， LED灯亮，进入抢答状态。 2． 选手开始抢答。 其中某一位选手 先按下抢答键，数码 显示该选手号码，其他选手再按键，系统不再响应，直至主持人松开按键复位 ，下一次抢答开始。 八路抢答器控制系统的设计思路 与功能 抢答器同时供 8名选手或 8 个代表队比赛，分别用 8个按钮 [m1]～ [m8]。 设置一个系统清除和抢答控制开关 Reset, 该开关由主持人控制。 抢答器具有锁存与显示功能。 即选手按动按钮，锁存相应的编号，数码 管 显示选手号码。 其他人再按键，系统进行了优先锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为止，下一次抢答开始。 抢答器的工作流程 图 抢答 器的工作流程 抢答器的工作流程如图 所示：主持人按键、 LED 灯亮，选手开始抢答，某位选手按键抢答， LED 灯灭 ， 数码显示管显示选手号码，抢答结束后由主持人按下复位键，下一 6 八路抢答器系统 锁存模块 编码模块 数码显示模 块 LED灯提 示 模 块 EPM240 控制模块 按键模块 LED 灯提示 模块某快 模块 LED 数码显示模块 轮抢答开始。 其中抢答器的基本工作原理 :在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，其他选手抢答无效，在整个抢答器工作过程中，显示电路等还要根据现场的实际情况向外电路输出最优先的信号，数码显示管显示出抢答 成功 选手的号码。 抢答器的硬件框图 抢答器是由锁存器、编码器、 数码显 示器 、 led 灯显示器所组成的，其中 逻辑 设计结构如图 ， 八路抢答器系统的功能组成，主要由锁存模块、 编码模块 、数码显示模块、 LED 灯提示模块等四个模块组成。 八路抢答器的 主要 系统由 EPM240T100C5N 来控制，主要是烧写程序到 EPM240T100C5N 中来说实现上述四个模块的功能。 另外，硬件结构即物理结构如图 ， 其中主要八路抢答器的系统 EPM240T100C5N0控制， 其他的按键模块、 LED 灯提示 、 LED 数码显示模块 均为辅助模块通过电子硬件电路实现。 图 系统结构框 图 图 系统的硬件框图 7 抢答器的外围电路 电源部分 EPM240芯片的工作电压是 ,为了得到稳定的 ,用 IN4007,7805,LM1117芯片来将外部电源 9V稳定为 ，其电路设计如图 所示 : 图 电源部分的设计图 晶振部分 本设计采用的是 CPLD 芯片 EPM240T100C5N，外部晶振为 12MHz，用 4060 芯片将频率分为 2MHZ，其电路设计如图 所示 : 图 晶振设计电路图 译管脚设置 程序输入完成后 然后选择用于编程的目标芯片 :选择菜单 “ Assign”→“ Device” ，窗口中 的 Device Family 是器件序列栏 ， 先在此栏中选择 MAX7000S。 然后选择EPM240T100C5N 器件 ， 按 OK， 就可以进行编译了 ， 经“ MAX+PLUSE II”中的“ Compiler”菜单编译 ， 以验证设计结果是否符合要求 ， 如果有问题 ， 则返回原设计文件再次进行修改 ， 8 直到正确为止。 图 EPM240T100C5N 编译无误后经“ MAX+PLUSE II”中的“ FLOORPLAN EDITOR”菜单 ，进行输入、 输 出管脚设置 ， 将元件端口放置到 EPM240T100C5N 芯片适当的 I/O 口 ， 并用手工调整按图所示设置。 9 4 系统的软件设计 Quartus Ⅱ 开发平台 Quartus II 是 Altera 公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。 Quartus II 可以产生并识别 EDIF 网表文件、 VHDL 网表文件，为其他 EDA 工具提供了方便的接口；可以在 Quartus II 集成环境中自动运行其他 EDA 工具。 Quartus II 软件的开发流程可概括为以下几步：设计输入、设计编译 、设计时序分析、设计仿真和器件编程，具有 FPGA 和 CPLD 芯片设计的所有阶段的解决方案。 [6] Quartus II 软件在 File 菜单中提供“ New Project Wizard”向导，引导设计者完成项目的创建。 当设计者需要向项目中添加新的 VHDL 文件时， 可以通过“ New”选项选择添加。 Quartus II 编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的 Altera 系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。 击 Project 菜单下的“ Timing Settings”选项，可以方便地完成时间参数的设定。 Quartus II 软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的 Timing Analyses 文件夹中显示。 Quartus II 软件允许设计者使用基于文本的向量文件（ .vec）作为仿真器的激励，也可以在 Quartus II 软件的波形编辑器中产生向量波形文件（ .vwf）作为仿真器的激励。 MasterBlaster 或 ByteBlasterMV 通信电缆下载到器件当中，通过被动串行（ Passive Serial）配置模式或 JTAG 模式对器件进行配置编程，还可以在 JTAG 模式下给多个器件进行编程。 [7] 自顶向下设计方法 本设计采用自顶向下的设计方法来完成抢答器系统。 所谓自顶向下的设计方法，是指在设计过程中，从数字系统的最高层次出发，进行仿真验证，再将系统划分成各个子模块。 然后再对各个子模块进行仿真验证，合格之后经 EDA 开发平台由计算机自动综合成门级电路，进行门级仿真验证。 自顶向下的方法强调在每个层次进行仿真验证，以保证系统性能指标的实现，以便于在早期 发现和纠正设计中出现的错误。 [8] 自顶向下设计方法有一些突出的优点： 10 ，便于层次式、结构化的设计思想。 ，缩短设计周期。 ，且在每一层次进行仿真验证，设计错误可以在早期发现，提高了设计的正确性。 、器件等无关，因此，设计的可移植性良好。 各模块的程序与仿真图 编码部分 八路抢答器有八个按键及一个主持人开始按键，总共有 9个按键，当每一位选手按下键时都有唯 一的八位二进制数与之对应，将这八位数分别编成二进制的 1 到 8, 下面图。 接口： clr—— 主持人输入信号， q[8..1]—— 八位选手输入信号， m[3..0]—— 编码输出信号， en—— 提示输出信号。 图 编码组件器件图 在 QuartusⅡ 软件中进行仿真后，得到仿真时序图如图 11 图 编码组件仿真波形图 由图 知， clr 为高电平时， en 输出为高电平，同时如果当 q1至 q8 有低电平时，en 输出为低电平。 同时编码出输入的 信号。 锁存部分 每一位选手按下按键后，当松开手是需要一个锁存器将输入的信号锁存，即当主持人按下键时锁存输入信号。 下面图。 接口： clr—— 主持人输入信号， s[8..1]—— 选手输入信号， q[8..1]—— 锁存输出信号。 图 锁存组件器件图 在 QuartusⅡ 软件中进行仿真后，得到仿真时序图如图 12 图 锁存组件器仿真波形图 由图 知， clr 为低电平时，输出为高电平， clr 为高电平时，锁存器开始锁存输入的信号， 符合锁存要求。 抢答成功 led 灯亮部分 为了让选需要 手看到主持人是否按下键， 一个指示灯显示主持人是否按下键，当主持人按键按下时 led 灯亮，否则熄灭。 接口： clk—— 外部时钟信号， en—— 提示输入信号， sound1—— led 灯输出信号。 图 抢答成功 led 灯器件图 在 QuartusⅡ 软件中进行。